特許
J-GLOBAL ID：200903095615288426
ラッチ回路およびこれを搭載した液晶表示装置
出願人/特許権者：
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-023384
公開番号（公開出願番号）：特開2000-221926
出願日： 1999年02月01日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 CMOSラッチセルの後段にレベルシフト回路を設けると、素子数が多くなるため小面積化が困難であり、また低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換えるようにすると、前段の信号バッファのサイズが大きくなり、やはり小面積化が困難になる。【解決手段】 CMOSラッチセル10を基本構成とし、レベルシフト機能を持つラッチ回路において、CMOSラッチセル10の負電源側にVSS1電源とVSS2電源を選択する2つのスイッチ20,21を設け、これらスイッチ20,21をCMOSラッチセル10のラッチ動作および出力動作の各期間に応じてスイッチング制御し、ラッチ動作の期間ではVSS1電源で動作させ、出力動作の期間ではVSS2電源で動作させるようにする。
請求項（抜粋）：
CMOSラッチセルを基本構成とし、前記CMOSラッチセルの正電源側および負電源側の少なくとも一方に設けられて、電源電圧が異なる第1,第2の電源をそれぞれ選択する第1,第2のスイッチと、前記CMOSラッチセルのラッチ動作および出力動作の各期間に応じて前記第1,第2のスイッチをスイッチング制御する制御手段とを備えたことを特徴とするラッチ回路。
IPC (4件)：
FI (4件)：
引用特許：
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