特許

J-GLOBAL ID：200903095637418846

情報処理装置およびバス制御装置

発明者： 中辻 充 ,  小森 茂 ,  浅井 將夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 古谷 史旺
公報種別：公開公報
出願番号（国際出願番号）：特願2003-378855
公開番号（公開出願番号）：特開2005-141575
出願日： 2003年11月07日
公開日（公表日）： 2005年06月02日
要約：

【課題】本発明は、共通バスと、その共通バスに接続された共通メモリとを介して他の情報処理装置と連係し、かつ所定の分散処理の一部を担う情報処理装置と、これらの情報処理装置にこの共通バスの使用権を適宜付与するバス制御装置とに関し、安価に、かつ確実に高い性能および応答性が達成されることを目的とする。【解決手段】共有メモリおよび複数の情報処理装置に接続された共通バスとのインタフェースをとるインタフェース手段と、インタフェース手段および共通バスを介して共有メモリの記憶領域毎に、アクセスされた頻度を監視する監視手段と、共有メモリのアクセスに供されるキャッシュ記憶に、その共有メモリの記憶領域の内、頻度が高い記憶領域に格納された内容を優先的に保持する制御手段とを備えて構成される。【選択図】 図1

請求項（抜粋）：

共有メモリおよび複数の情報処理装置に接続された共通バスとのインタフェースをとるインタフェース手段と、 前記インタフェース手段および前記共通バスを介して前記共有メモリの記憶領域毎に、アクセスされた頻度を監視する監視手段と、 前記共有メモリのアクセスに供されるキャッシュ記憶に、その共有メモリの記憶領域の内、前記頻度が高い記憶領域に格納された内容を優先的に保持する制御手段と を備えたことを特徴とする情報処理装置。

IPC (2件)：

G06F12/12 ,  G06F12/08

FI (6件)：

G06F12/12 501 ,  G06F12/12 551 ,  G06F12/08 505C ,  G06F12/08 513 ,  G06F12/08 543B ,  G06F12/08 551Z

Fターム (5件)：

5B005JJ13 ,  5B005KK14 ,  5B005MM01 ,  5B005NN22 ,  5B005QQ04

引用特許：

出願人引用 (2件)

• キャッシュメモリ制御方法
  公報種別：公開公報   出願番号：特願平10-175473   出願人：日立ソフトウエアエンジニアリング株式会社, 佐藤充
• 特公平6-100984号公報(請求項1、第4頁第17行〜第21行、図面の簡単な説明、第1図、図3)