特許
J-GLOBAL ID：200903095763276194

半導体記憶装置

発明者：
江戸 幸子

江戸 幸子 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-108597
公開番号（公開出願番号）：特開2000-298988
出願日： 1999年04月15日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】 記憶素子領域から複数ビットのデータを同時に読み出し、選択した任意のデータのみを高速なデータ出力周期に合わせて外部に出力供給する。【解決手段】 メモリセルアレイMSAから同時に読み出した各ビットのデータをデータアンプDA0〜DA7で論理レベルに増幅する。このとき、各データアンプの動作をリードマスク信号RM0〜RM7によって制御し、任意に選択した所定のビットのみを通常通り増幅して出力させ、他のビットは増幅出力をLレベルに固定する。そして、パラレル-シリアル変換回路P-Se及びP-Soでシリアルデータに変換してマルチプレクサMUXで基本クロックCLKの立上りと立下りに同期して順次出力し、オープンドレイン出力回路のNMOSトランジスタNTRに印加する。これにより、出力パッドPAにおける前記所定のビット以外の出力をHi-Zに維持する。
請求項（抜粋）：
記憶素子領域から複数ビットのデータを同時に読み出し、それらを外部へ順に出力する半導体記憶装置において、外部に対する出力状態が一方の出力論理レベルのときに変化し、他方の出力論理レベルのときは変化しない外部出力手段と、前記記憶素子領域からのデータのうち、任意に選択されたビットの出力論理レベルを当該ビットのデータ内容に対応する論理レベルとし、他のビットの出力論理レベルを前記他方の出力論理レベルとする出力レベル生成手段と、前記出力レベル生成手段により生成された前記複数ビットそれぞれの出力論理レベルを前記外部出力手段へ順に供給する供給手段とを有することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/413 ,  G11C 11/409 ,  G11C 11/407
FI (4件)：
G11C 11/34 J ,  G11C 11/34 354 H ,  G11C 11/34 354 Q ,  G11C 11/34 362 S
Fターム (10件)：
5B015HH01 ,  5B015JJ21 ,  5B015KB36 ,  5B015KB84 ,  5B015KB85 ,  5B015NN03 ,  5B024AA15 ,  5B024BA21 ,  5B024BA29 ,  5B024CA11
引用特許：
出願人引用 (6件)
  • 特開平4-149889
  • 特開平1-155592
  • 特開平3-122891
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審査官引用 (9件)
  • 特開平4-149889
  • 特開平1-155592
  • 特開平3-122891
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