特許
J-GLOBAL ID：200903095966335668
浅井戸MOSFETストラクチャの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
平田 忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-248199
公開番号（公開出願番号）：特開2000-106437
出願日： 1999年09月02日
公開日（公表日）： 2000年04月11日
要約：
【要約】 (修正有)【課題】浅井戸絶縁ゲート電解効果半導体装置の製造法を提供する。【解決手段】エピタキシャル層とのPN接合を規定する非常に浅い井戸領域を形成するように、そのエピタキシャル層はブランケット注入を受けること、浅井戸領域107の或る部分上にフィールド酸化物層が選択的に形成され、またゲート絶縁体層121はフィールド絶縁体層と境を接する浅井戸領域の露出部分上に形成されること、多結晶シリコンスペーサ-ゲート層はフィールド絶縁体層およびゲート絶縁体層上に非選択的に堆積され、多重厚さの注入マスクが形成されること、このストラクチャは、一または複数回の高エネルギー不純物注入を受けて、浅井戸領域の或る部分を過量とし、かつその部分をエピタキシャル層の導電性に変換することを包含する浅井戸MOSFET。
請求項（抜粋）：
(a)第一の導電性タイプの第一表面層および第二の導電性タイプの第二層であって、真下に、かつ前記第一表面層とのPN接合を生成するものを含む半導体基板を準備する工程と、(b)前記第一表面層の第一部分上にゲート絶縁体層を選択的に形成する工程と、(c)前記第一表面層の前記第一部分の第一パートを前記第二導電性タイプに変換する工程であって、前記PN接合を前記ゲート絶縁体層に対し延長するように、前記第一表面層の前記第一部分の前記第一パートは前記ゲート絶縁体層および前記第一表面層真下の前記第二導電性タイプの前記第二層と境を接しているものと、(d)導電性ゲート物質から成る層を、前記第一表面層の前記第一部分の前記第一パートに隣接するその前記第一部分の第二パートの上に横たわる前記ゲート絶縁体層上に形成する工程と、(e)前記導電性ゲート物質の層によってオーバーレイされた前記第一表面層の前記第一部分の前記第二パートに隣接する前記第一表面層内に前記第二導電性タイプの領域を形成する工程とを含んで構成されることを特徴とする絶縁ゲート電界効果半導体装置の製造方法。
IPC (2件)：
FI (3件)：
H01L 29/78 652 J
, H01L 29/78 652 C
, H01L 29/78 658 A
