キャッシュメモリのエラー処理機構

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-209681
公開番号（公開出願番号）：特開平11-039217
出願日： 1997年07月18日
公開日（公表日）： 1999年02月12日
要約：

【要約】【課題】キャッシュメモリの2ビットデータ化けエラーが生じても、CPUを切り離されることなく動作し、システムの性能低下を回避可能とする、キャッシュメモリのエラー処理機構の提供。【解決手段】中央処理装置内のキャッシュメモリ内のデータが情報処理装置内で最新データであり、かつ、対応する主記憶装置上のデータも最新に更新済みであることを示す手段と、中央処理装置内のキャッシュメモリのデータで2ビットエラーを検出する手段と、キャッシュメモリのデータの2ビットエラーが検出された場合、エラーデータのキャッシュメモリ上のアドレスを保持する手段と、エラーデータが情報処理装置内で最新データあり、かつ、対応する主記憶装置上のデータも最新である場合、主記憶装置上のデータを、キャッシュメモリ上の、アドレス保持手段で保持されたアドレスに登録する手段と、を含む。

請求項（抜粋）：

キャッシュメモリを有する一又は複数の中央処理装置を備え、各中央処理装置はバスを介して主記憶装置をアクセスする情報処理装置において、任意の前記中央処理装置内のキャッシュメモリ内のデータが前記情報処理装置内で最新データであり、かつ、対応する前記主記憶装置上のデータも最新に更新済みであることを示す手段と、任意の前記中央処理装置内のキャッシュメモリのデータで2ビットエラーを検出する手投と、前記2ビットエラーを検出する手段により、前記キャッシュメモリのデータの2ビットエラーが検出された場合、前記エラーデータの前記キャッシュメモリ上のアドレスを保持するアドレス保持手段と、前記エラーデータが、前記情報処理装置内で最新データあり、かつ、対応する前記主記憶装置上のデータも最新である場合、前記主記憶装置上のデータを、前記キャッシュメモリ上の、前記アドレス保持手段で保持されたアドレスに登録する手段と、を含む、ことを特徴とするキャッシュメモリのエラー処理機構。

IPC (3件)：

G06F 12/08 , G06F 12/08 310 , G06F 12/16 310

FI (3件)：

G06F 12/08 J , G06F 12/08 310 Z , G06F 12/16 310 E

引用特許：

審査官引用 (1件)

メモリアクセス処理装置
公報種別：公開公報出願番号：特願平3-353057 出願人：日本電気エンジニアリング株式会社

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