特許
J-GLOBAL ID：200903096388133336

絶縁ゲ-ト電界効果トランジスタおよびその製造方法

発明者：
大野 圭一

大野 圭一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-006945
公開番号（公開出願番号）：特開2000-208762
出願日： 1999年01月13日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】選択エピタキシャル成長を用いずに、サリサイド技術が適用可能なほど深くかつ実効的には薄層化が達成可能な構造のソース・ドレイン不純物領域を形成する。また、チャネル直下のみ不純物濃度を高くして短チャネル効果を抑制する。【解決手段】半導体基板1(または基板に支持された半導体層)の表面をエッチングして溝1aを形成する。溝1aの内底面に接する半導体領域に、周囲(不純物領域6a,6b)より高濃度のチャネル不純物領域5を形成する。溝1a内にゲート絶縁膜2を介して少なくとも一部が埋め込まれたゲート電極3を形成する。溝1a周囲の半導体領域に不純物を添加し、ソース・ドレイン不純物領域4a,4bを溝1aの内底面より深くまで形成する。
請求項（抜粋）：
半導体基板、または基板に支持された半導体層の表面をエッチングして溝を形成する工程と、上記溝内にゲート絶縁膜を介して少なくとも一部が埋め込まれたゲート電極層を形成する工程と、上記溝周囲の半導体領域に不純物を添加し、ソース・ドレイン不純物領域を上記溝の内底面より深くまで形成する工程とを含む絶縁ゲート電界効果トランジスタの製造方法。
IPC (3件)：
H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092
FI (3件)：
H01L 29/78 301 V ,  H01L 27/08 321 D ,  H01L 29/78 301 G
Fターム (22件)：
5F040DA00 ,  5F040DA06 ,  5F040DA13 ,  5F040DB03 ,  5F040DC01 ,  5F040EC04 ,  5F040EC13 ,  5F040EC20 ,  5F040ED03 ,  5F040EE04 ,  5F040EH02 ,  5F040EK01 ,  5F040EM02 ,  5F040FA05 ,  5F040FA07 ,  5F040FC21 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BE03 ,  5F048BG01 ,  5F048BG12
引用特許：
審査官引用 (5件)
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