半導体記憶装置及びその試験方法

発明者：
出願人/特許権者：
代理人 (1件)：若林忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-318636
公開番号（公開出願番号）：特開平11-149796
出願日： 1997年11月19日
公開日（公表日）： 1999年06月02日
要約：

【要約】【課題】本発明は1ビットの情報を一対の強誘電体容量において記憶する2T/2C型強誘電体メモリにおいて、劣化により不良となる可能性の高い読み出しマージンの小さなメモリセルを検出するものである。【解決手段】オフセットを0または正負の値に設定できるオフセットセンスアンプOSAを用い、すべてのセルに1を書き込み、1を期待値として正のオフセット電圧のセンスアップ読み出し試験と、全てのセルに0を書き込み、0を期待値として負のオフセット電圧のセンスアンプ読み出し試験を行うことによりΔVBLの小さな不良可能なメモリセルを検出する。オフセットの値(例えば0.5V,-0.5V)より信号電圧の小さなメモリセルがそれに該当して検出される。

請求項（抜粋）：

2つの誘電体容量のそれぞれの一方の端子を、それぞれ異なるトランジスタを介して正と負のビット線に個別に接続し、他方の端子を共に共通のプレート線に接続し、前記2つのトランジスタのゲート端子を共通のワード線に接続して構成されるメモリセルを前記正負ビット線対とワード線の交点にマトリックス上に配置した不揮発性半導体記憶装置において、オフセット電圧を0V、正の電圧、負の電圧の少なくとも3つの値に設定可能なセンスアンプの第一および第二の相補端子を正ビット線および負ビット線のそれぞれに接続することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 671 , G11C 11/22 , G11C 14/00

FI (3件)：

G11C 29/00 671 M , G11C 11/22 , G11C 11/34 352 A

引用特許：

審査官引用 (9件)

特開昭63-201998
特開昭63-201998
特開昭56-127991

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