特許
J-GLOBAL ID：200903096531307324
基準回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-297040
公開番号（公開出願番号）：特開平8-235884
出願日： 1995年11月15日
公開日（公表日）： 1996年09月13日
要約：
【要約】【課題】 積分ゲートトランジスタによって形成されたメモリセルを有する記憶装置に適した基準回路を提供する。【解決手段】 基準回路は、制御電圧に応答して基準電流を生成するための基準セルと、基準電流を受けるように接続された第1の分岐と、整合された電流を生成する第2の分岐とを有する第1の電流ミラー回路と、整合された電流を受け取り、整合された電流から生じる基準レベルを供給するように接続された出力装置と、第1の整合された電流から生じた基準レベルを第1の全基準レベルから第2の低下した基準レベルに選択的に低下させるように接続された分割回路とを有する。
請求項（抜粋）：
制御電圧に応答して基準電流を発生するための少なくとも1つの基準セルと、第1の分岐で前記基準電流を受けて、第2の分岐で第1の整合電流を発生するように接続された第1の電流ミラー回路と、前記第1の整合電流を受けて、前記第1の整合電流によって生じる基準レベルを供給するように接続された出力装置と、前記第1の整合電流から生じた基準レベルを、第1の全基準レベルから第2の低下基準レベルに選択的に低下させるための分割回路とを備えることを特徴とする基準回路。
IPC (3件)：
G11C 16/06
, H01L 27/10 481
, H01L 29/78
G11C 17/00 520 C
, H01L 27/10 481
, H01L 29/78
