同期型DRAM

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076081
公開番号（公開出願番号）：特開平9-265777
出願日： 1996年03月29日
公開日（公表日）： 1997年10月07日
要約：

【要約】【課題】特定部分の動作時間によって動作周波数の上限が制限されるのを防ぎ、デバイスの持つデータ読出時間の限界まで動作周波数を上げることができるようにする。【解決手段】カラムアドレス生成回路4による内部カラムアドレス信号IACの生成から、この内部カラムアドレス信号で読出されたメモリセルアレイ1のデータがセンス増幅器6で増幅されラッチ回路8の第1のラッチ部(861)に保持されるまでをクロック信号CKとは非同期とする。制御クロック発生回路10,CASレーテンシ制御回路11及びラッチ回路8の内部回路により、第1のラッチ部の保持データのレベルが確定しかつCASレーテンシの値と対応するクロックサイクルのタイミングでこの第1のラッチ部の保持データを出力バッファ回路9を介して外部へ出力する。

請求項（抜粋）：

入力カラムアドレスをスタートアドレスとし、このスタートアドレスを含みかつこのスタートアドレスに続く複数の内部カラムアドレスをクロック信号に同期して順次生成し、メモリセルアレイの前記複数の内部カラムアドレスそれぞれのデータを前記クロック信号とは非同期に読出し増幅してラッチ回路に保持し、このラッチ回路に保持されるデータそれぞれのレベルが確定するタイミングと対応してアクティブレベルへと変化する出力データラッチ信号を生成し、前記複数の内部カラムアドレスそれぞれと対応しかつCASレーテンシの値と対応する前記クロック信号のサイクルに、対応する前記出力データラッチ信号のアクティブレベルに応答して前記ラッチ回路の保持データを外部へ出力するようにしたことを特徴とする同期型DRAM。

IPC (2件)：

G11C 11/401 , G11C 11/407

FI (2件)：

G11C 11/34 362 C , G11C 11/34 354 C

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-088851 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社

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