特許

J-GLOBAL ID：200903096669253845

高耐圧半導体装置

発明者： 川口 雄介 ,  中川 明夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-186836
公開番号（公開出願番号）：特開平10-321853
出願日： 1997年07月11日
公開日（公表日）： 1998年12月04日
要約：

【要約】【課題】 本発明は、高い耐圧を維持しつつ、低いオン抵抗の実現を図る。【解決手段】 半導体基板1と、この半導体基板に設けられた第1導電型埋込み層2と、この第1導電型埋込み層上に形成された第2導電型エピタキシャル層3と、この第2導電型エピタキシャル層上に形成された第1導電型オフセット層4と、この第1導電型オフセット層表面に選択的に形成された第1導電型ドレイン層9と、第2導電型エピタキシャル層上の第1導電型オフセット層とは異なる領域に選択的に形成された第1導電型ソース層6と、この第1導電型ソース層と第1導電型オフセット層とに挟まれた領域上にゲート絶縁膜11を介して形成されたゲート電極12と、第1導電型ドレイン層に設けられたドレイン電極10と、第1導電型ソース層に設けられたソース電極8とを備えた高耐圧半導体装置。

請求項（抜粋）：

半導体基板と、この半導体基板に設けられた第1導電型埋込み層と、この第1導電型埋込み層上に形成された第2導電型エピタキシャル層と、この第2導電型エピタキシャル層上に形成された第1導電型オフセット層と、この第1導電型オフセット層表面に選択的に形成された第1導電型ドレイン層と、前記第2導電型エピタキシャル層上の前記第1導電型オフセット層とは異なる領域に選択的に形成された第1導電型ソース層と、この第1導電型ソース層と前記第1導電型オフセット層とに挟まれた領域上にゲート絶縁膜を介して形成されたゲート電極と、前記第1導電型ドレイン層に設けられたドレイン電極と、前記第1導電型ソース層に設けられたソース電極とを備えたことを特徴とする高耐圧半導体装置。

FI (2件)：

H01L 29/78 301 S ,  H01L 29/78 301 W

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-250299   出願人：株式会社デンソー

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-250299   出願人：株式会社デンソー