特許

J-GLOBAL ID：200903096802081408

半導体装置およびその製造方法

発明者： 三村 高志
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-351983
公開番号（公開出願番号）：特開2001-168342
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 SOI構造を構成するSi層中に歪みを導入し、キャリアの移動度を向上させる際に、Si層中に導入される転位を最小化する。【解決手段】 Si基板上に臨界膜厚以下の厚さの圧縮歪みSiGe層を形成し、これに隣接して薄いSi層を無歪み状態で形成し、得られた積層構造を絶縁膜を介して別のSi基板に貼付け、前記圧縮歪みSiGe層を担持するSi基板を除去することにより前記SiGe層の圧縮歪みを緩和すると共に、前記歪み緩和したSiGe層を使って隣接する前記薄いSi層中に引っ張り歪みを誘起する。

請求項（抜粋）：

Si基板と、前記Si基板上に形成された酸化膜と、前記酸化膜上に形成された活性層とよりなる半導体装置において、前記活性層は、前記酸化膜上に形成された第1の歪みSi層と、前記第1の歪みSi層上にエピタキシャルに形成され、臨界膜厚よりも小さい厚さを有するSiGe混晶層と、前記SiGe混晶層上にエピタキシャルに形成された第2の歪みSi層とよりなり、前記第1および第2の歪みSi層の厚さの合計が前記SiGe混晶層の厚さよりも小さく、前記第1および第2の歪みSi層の各々は、実質的に欠陥を含まないことを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 27/12

FI (5件)：

H01L 27/08 331 E ,  H01L 27/12 B ,  H01L 29/78 618 E ,  H01L 27/08 321 B ,  H01L 29/78 618 B

Fターム (28件)：

5F048AA08 ,  5F048AB04 ,  5F048AC03 ,  5F048BA09 ,  5F048BB05 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110EE04 ,  5F110EE09 ,  5F110FF02 ,  5F110GG01 ,  5F110GG02 ,  5F110GG07 ,  5F110GG12 ,  5F110GG19 ,  5F110GG25 ,  5F110GG34 ,  5F110GG44 ,  5F110GG47 ,  5F110GG58 ,  5F110HJ13 ,  5F110NN02 ,  5F110NN24 ,  5F110NN61 ,  5F110QQ17

引用特許：

出願人引用 (1件)

• 集積CMOS回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-276394   出願人：シーメンスアクチエンゲゼルシヤフト

審査官引用 (1件)

• 集積CMOS回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-276394   出願人：シーメンスアクチエンゲゼルシヤフト