特許
J-GLOBAL ID：200903067175655622
集積CMOS回路装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
富村 潔
公報種別：公開公報
出願番号（国際出願番号）：特願平9-276394
公開番号（公開出願番号）：特開平10-107294
出願日： 1997年09月24日
公開日（公表日）： 1998年04月24日
要約：
【要約】【課題】 短チャネル効果及びパンチ効果が回避されかつ高い電荷キャリヤ移動度を補償する集積CMOS回路装置及びその製造方法を提供する。【解決手段】 担持体板1上に配置された絶縁層2上に、少なくとも1つのSi1-x Gex 層4及びこのSi1-x Gex 層4とほぼ同じ格子定数を有する歪みシリコン層5を含む半導体アイランド6が配置される。この半導体アイランド6は選択的エピタキシーによって形成され、pチャネルMOSトランジスタ及び/又はnチャネルMOSトランジスタを含む。
請求項（抜粋）：
担持体板(1)上に配置された絶縁層(2)上に、少なくとも1つのSi1-x Gex 層(4)とこのSi1-x Gex 層(4)とほぼ同じ格子定数を有する歪みシリコン層(5)とをそれぞれ含む半導体アイランド(6)が配置され、少なくとも1つの半導体アイランド(6)にpチャネルMOSトランジスタが、少なくとも1つの半導体アイランド(6)にnチャネルMOSトランジスタが設けられることを特徴とする集積CMOS回路装置。
IPC (4件)：
H01L 29/786
, H01L 21/8238
, H01L 27/092
, H01L 27/12
H01L 29/78 613 A
, H01L 27/12 Q
, H01L 27/08 321 A
, H01L 29/78 618 B
, H01L 29/78 621
出願人引用 (5件)
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審査官引用 (5件)
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引用文献：
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