特許

J-GLOBAL ID：200903096817643895

メモリシステム

発明者： 岸本 一
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2005-090242
公開番号（公開出願番号）：特開2006-276920
出願日： 2005年03月25日
公開日（公表日）： 2006年10月12日
要約：

【課題】 装置を大型化することなく、簡易に画像データの記憶及び出力を行うことが可能なメモリシステムを提供するものである。 【解決手段】 メモリシステム10は、走査ライン方向に分割された複数のFIFO形式のラインメモリ101乃至105を有し、画像データをラインメモリ101等に記憶するFIFOメモリ100と、ラインメモリ101等の前段に構成される遅延回路111等とを有し、FIFOメモリ100は、画像データをラインメモリ101からラインメモリ105まで所定時間ずつ遅らせながら順次記憶し、遅延回路111等は、所定の対応関係を有する複数の画像データがラインメモリ101乃至105のそれぞれから同時に出力されるように、外部又は前段のラインメモリ101等から入力した画像データを所定時間遅らせて後段のラインメモリ101等へ出力する。【選択図】 図1

請求項（抜粋）：

走査ライン方向に分割された複数のFIFO形式のライン記憶領域を有し、画像データを前記ライン記憶領域に記憶するメモリと、 前記ライン記憶領域の前段に構成される遅延回路とを有し、 前記メモリは、前記画像データを最初のライン記憶領域から最後のライン記憶領域まで第1の所定時間ずつ遅らせながら順次記憶し、 前記遅延回路は、所定の対応関係を有する複数の画像データが前記ライン記憶領域のそれぞれから同時に出力されるように、外部又は前段の前記ライン記憶領域から入力した画像データを第2の所定時間遅らせて後段の前記ライン記憶領域へ出力することを特徴とするメモリシステム。

IPC (1件)：

G06T 5/20

FI (1件)：

G06T5/20 A

Fターム (8件)：

5B057CA12 ,  5B057CA16 ,  5B057CB12 ,  5B057CB16 ,  5B057CC03 ,  5B057CE06 ,  5B057CH11 ,  5B057CH14

引用特許：

出願人引用 (2件)

• 特開昭61-62187号公報
  
• ライン遅延生成回路
  公報種別：公開公報   出願番号：特願平10-340587   出願人：三菱電機株式会社