ライン遅延生成回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-340587
公開番号（公開出願番号）：特開2000-163563
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】 m個のライン遅延データを出力するためには2ポートメモリであるFIFOをm個カスケード接続する必要があり、FIFOメモリ2が大型化してしまうなどの課題があった。【解決手段】パケット化回路11により生成されたパケットデータのライト指令を1ポートSDRAM13に出力するとともに、現在格納しているパケットデータ(ライン遅延データ)のうち、任意のライン遅延データのリード指令を1ポートSDRAM13に出力する。

請求項（抜粋）：

画像データをパケット化して、パケットデータを生成するパケット化手段と、上記パケット化手段により生成されたパケットデータの格納指令を1ポートRAMに出力するとともに、現在格納しているパケットデータのうち、任意のパケットデータの掃出指令を1ポートRAMに出力するRAM制御手段とを備えたライン遅延生成回路。

IPC (5件)：

G06T 1/00 , G06F 12/00 580 , H04L 12/56 , H04L 29/02 , H04L 13/08

FI (5件)：

G06F 15/66 J , G06F 12/00 580 , H04L 13/08 , H04L 11/20 102 A , H04L 13/00 301 Z

Fターム (24件)：

5B057CA01 , 5B057CA12 , 5B057CA16 , 5B057CB01 , 5B057CB12 , 5B057CB16 , 5B057CC02 , 5B057CE17 , 5B057CG09 , 5B057CH05 , 5B057CH11 , 5B057CH14 , 5B057CH18 , 5B060GA01 , 5K030GA05 , 5K030HB02 , 5K030KA03 , 5K030MA13 , 5K034AA11 , 5K034AA15 , 5K034CC02 , 5K034HH25 , 5K034HH34 , 5K034HH44

引用特許：

審査官引用 (7件)

特開平4-326641
データ転送方法及びデータ転送装置
公報種別：公開公報出願番号：特願平8-332258 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
特開平3-179573

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