特許
J-GLOBAL ID：200903096824606741

半導体装置

発明者：
宮地 久美

宮地 久美 について

, 
山下 利文

山下 利文 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平11-318485
公開番号（公開出願番号）：特開2001-135786
出願日： 1999年11月09日
公開日（公表日）： 2001年05月18日
要約：
【要約】【課題】 複数のチップic1a,ic2a,ic3aを一体に封止して成るスタックドデバイス41において、少ないピン数で、かつ1回で、バウンダリスキャンテストを実行可能とする。【解決手段】 各チップic1a〜ic3aには、コアロジックの他にBSRなどのレジスタを搭載し、一方そのレジスタの制御を行うTAPCは第1段目のチップic1aのみに設け、バウンダリスキャンテストのテスト命令・データ出力および入力の信号線TDO,TDIをチップ間を接続するワイヤーWOIを介してループ状に接続する。テストに用いる他の信号線TCK,TMS,TRSTは、前記チップic1aが、その出力信号線TAP0〜TAP4から分配する。これによって、少ないピン数で、かつ1回で、テストを実行できるとともに、TAPCを搭載しないチップic2a,ic3aの工数および面積を削減することができる。
請求項（抜粋）：
複数の半導体集積回路チップを一体に封止して成る半導体装置において、各チップにおけるコアロジックの各入出力端にそれぞれ介在されるテスト用レジスタと、各チップに搭載され、該チップをテストするために前記各テスト用レジスタを制御する制御回路ならびに該制御回路に接続されるテスト命令・データの入出力端および前記テストに使用する信号の入力端とを含み、装置のテスト命令・データ入力端を第1段目のチップのテスト命令・データ入力端に接続するとともに、前段側のチップのテスト命令・データ出力端を後段側のチップのテスト命令・データ入力端に縦続接続してゆき、最終段のチップのテスト命令・データ出力端を前記装置のテスト命令・データ出力端に接続し、装置の前記テストに使用する信号の入力端を各チップの対応する信号の入力端に接続することを特徴とする半導体装置。
IPC (7件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  G01R 31/28 ,  H01L 21/66 ,  H01L 27/04 ,  H01L 21/822
FI (4件)：
H01L 21/66 E ,  H01L 25/08 Z ,  G01R 31/28 G ,  H01L 27/04 T
Fターム (15件)：
2G032AA01 ,  2G032AC10 ,  2G032AK16 ,  2G032AL05 ,  4M106AA04 ,  4M106AA14 ,  4M106AB20 ,  4M106AC09 ,  4M106AC13 ,  4M106CA70 ,  5F038BE05 ,  5F038DT05 ,  5F038DT06 ,  5F038DT15 ,  5F038EZ07
引用特許：
出願人引用 (3件) 審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM