特許

J-GLOBAL ID：200903096919355681

メモリ・アクセス方式

発明者： 谷口 征士郎
出願人/特許権者： 株式会社超高速ネットワーク・コンピュータ技術研究所
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-077545
公開番号（公開出願番号）：特開平10-269167
出願日： 1997年03月28日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】 アクセス要求の競合によるデータ転送遅延時間の増大を抑制し、データバスの転送レートの低減を回避する。【解決手段】 連続する論理アドレスをメモリ部2の異なるメモリに割り当てるとともに、各メモリに対応して個々のメモリと複数のバス・マスタとをそれぞれ接続する複数のスイッチからなるスイッチ部3を設けて、アクセス制御部1により、任意のバス・マスタからの任意の論理アドレスに対するアクセス要求に応じて、その論理アドレスを有するメモリとバス・マスタとをメモリに対応するスイッチにて接続する。また、複数のバス・マスタから同一メモリに対するアクセス要求が競合した場合のみ調停を行って、いずれか1つのバス・マスタにアクセス権を与える。

請求項（抜粋）：

所定の論理アドレスが割り当てられた複数の別個のメモリからなるメモリ部を複数のバス・マスタにより共有してアクセスするメモリ・アクセス方式において、メモリ部の各メモリに対して、複数のバス・マスタのうちのいずれか1つをそれぞれ個別に並列的に接続する各スイッチ部と、各バス・マスタからの任意の論理アドレスに対するアクセス要求に応じて、その論理アドレスが割り当てられているメモリに対してアクセス要求の競合する複数のバス・マスタについては、これら複数のバス・マスタからいずれか1つのバス・マスタを選択し、スイッチ部を介して前記メモリに対し選択したバス・マスタを個別に接続することにより、前記バス・マスタから前記メモリへのアクセスを許可し、その論理アドレスが割り当てられているメモリに対してアクセス要求の競合しない1つのバス・マスタについては、スイッチ部を介して前記メモリに対し前記バス・マスタを個別に接続することにより、前記バス・マスタから前記メモリへのアクセスを許可するアクセス制御部とを備えることを特徴とするメモリ・アクセス方式。

IPC (2件)：

G06F 13/18 510 ,  G06F 13/36 530

FI (2件)：

G06F 13/18 510 B ,  G06F 13/36 530 A

引用特許：

審査官引用 (1件)

• マルチCPU用メモリ制御回路
  公報種別：公開公報   出願番号：特願平4-031554   出願人：日本電気株式会社, 日本電気エンジニアリング株式会社