MIS型半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：田治米登 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-131251
公開番号（公開出願番号）：特開平7-321332
出願日： 1994年05月21日
公開日（公表日）： 1995年12月08日
要約：

【要約】【目的】 SOI基板の研磨時の半導体領域の厚さムラに実質的に影響されずに半導体領域を形成できるようにし、同時に、MISFETなどのMIS型半導体装置のダブルゲート構造を一つの工程でセルフアライメント法により形成できるようにし、更に、半導体素子の集積度を向上できるようにする。【構成】 SOI基板1の半導体領域2と、ゲート絶縁膜3を介して該半導体領域2に隣接するように設けられたゲート電極とから構成されるMIS型半導体装置において、帯状の半導体領域2の両側面に、セルフアライメント法により形成された帯状の二つのゲート電極4a及び4bを配し、且つ半導体領域2に形成されるチャネルCをSOI基板1の垂直方向となるようにする。

請求項（抜粋）：

SOI基板に設けられている帯状の半導体領域と、ゲート絶縁膜を介して該半導体領域に隣接するように設けられたゲート電極とから構成されるMIS型半導体装置において、帯状の半導体領域が互いに対向する帯状の二つのゲート電極の間に設けられており、半導体領域に形成されるチャネルがSOI基板の垂直方向に形成されていることを特徴とするMIS型半導体装置。

IPC (4件)：

H01L 29/786 , H01L 21/8242 , H01L 27/108 , H01L 27/12

FI (4件)：

H01L 29/78 311 X , H01L 27/10 325 G , H01L 27/10 325 E , H01L 29/78 311 G

引用特許：

審査官引用 (5件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平3-293764 出願人：ソニー株式会社
特開平2-054961
特開昭64-028950

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