特許
J-GLOBAL ID：200903097023251697

半導体集積回路およびその検査方法

発明者：
志津木 康

志津木 康 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2004-067206
公開番号（公開出願番号）：特開2005-257376
出願日： 2004年03月10日
公開日（公表日）： 2005年09月22日
要約：
【課題】 PLLを共有した同一チップのループ・バック試験を用いて、送信機と受信機が周波数差を有する場合におけるデータ受信の試験を実現する。【解決手段】 位相比較器11、シリアル-パラレル変換器12、ディジタルフィルタ13、制御回路14、位相分割器15を負帰還ループに対し、信号出力回路17から負帰還ループに対して位相を強制的にずらすための信号を入力し、カウンタ18a〜18cがそれぞれのパルス数を計測し、信号処理回路16がパルス数を比較することで、信号がもたらす位相のずれを吸収する能力の有無を判定する。【選択図】 図1
請求項（抜粋）：
PLLから供給されたクロック信号に基づき、受信データを与えられて受信処理を行う受信機と、前記クロック信号に基づき、送信データを与えられて送信処理を行う送信機とを備え、前記送信機が出力したデータを試験用に前記受信機に与えるループバック機能を有し、 前記受信機がクロック-データ-リカバリ(以下、CDRという)回路として、 入力データと復元クロックとを与えられて位相を比較し、復元データと、シリアルな形態で位相比較結果を出力する位相比較器と、 前記位相比較器から前記位相比較結果を与えられ、シリアル/パラレル変換を行ってパラレルな形態で前記位相比較結果を出力するシリアル-パラレル変換回路と、 前記シリアル-パラレル変換回路から前記位相比較結果を与えられ、所定期間内において前記位相比較結果に平均化処理を行って出力するディジタルフィルタと、 前記ディジタルフィルタから前記位相比較結果を与えられ、前記復元クロックの位相を制御するための制御信号を出力する制御回路と、 前記クロック信号を与えられ、前記制御信号に基いて前記復元クロックを生成する位相分割器と、 を有する負帰還ループによって、前記入力データと前記復元クロックの位相が一致するように制御し、 さらに前記CDR回路は、 前記負帰還ループにおける前記復元データに位相を所定量強制的にずらせるための信号を前記制御回路又は前記ディジタルフィルタに入力する信号出力回路と、 前記信号出力回路から出力された前記信号の所定期間内のパルス数をカウントして第1のカウント値を出力する第1のカウンタと、 前記ディジタルフィルタから出力された、平均化処理が施された前記位相比較結果のパルス数をカウントして第2のカウント値を出力する第2のカウンタと、 前記第1のカウント値と前記第2のカウント値とを与えられて比較し、前記信号がもたらす位相のずれを吸収する能力の有無を判定する信号処理回路と、 を有することを特徴とする半導体集積回路。
IPC (5件)：
G01R31/28 ,  H01L21/822 ,  H01L27/04 ,  H03K5/26 ,  H04L7/033
FI (5件)：
G01R31/28 V ,  H03K5/26 C ,  H03K5/26 F ,  H01L27/04 T ,  H04L7/02 B
Fターム (25件)：
2G132AA00 ,  2G132AB01 ,  2G132AD04 ,  2G132AK07 ,  2G132AK18 ,  2G132AL09 ,  2G132AL32 ,  5F038DF01 ,  5F038DT03 ,  5F038DT10 ,  5F038DT15 ,  5F038EZ20 ,  5J039JJ08 ,  5J039JJ15 ,  5J039KK20 ,  5J039KK23 ,  5J039MM11 ,  5J039NN01 ,  5K047AA15 ,  5K047GG11 ,  5K047GG42 ,  5K047MM33 ,  5K047MM46 ,  5K047MM56 ,  5K047MM63
引用特許：
出願人引用 (2件)
  • 同期回路
    公報種別：公開公報   出願番号：特願2002-085117   出願人：株式会社東芝
  • ムネオ フカイシ,カズユキ ナカムラ,ヒデキ ヘイウチ,ヨシノリ ヒロタ 超高精細デジタル表示のための20Gb/sCMOSマルチチャネル送信機及び受信機のチップセット“A 20Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display",2000 IEEE Interational Solid-State Circuits Conference,ISSCC 2000/SESSION 15/HIGH-SPEED I/O/PAPER TP 15.7

前のページに戻る

TOP

BOTTOM