特許
J-GLOBAL ID：200903097206372027
半導体メモリ素子の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-324574
公開番号（公開出願番号）：特開平9-162369
出願日： 1995年12月13日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 上部電極を下部電極とは別に加工し、上部電極をドライブラインとして形成するものにおいて、平坦化は困難であった。【解決手段】 半導体基板1上に上記スイッチングトランジスタを形成した後、第1層間絶縁膜4を形成した後、コンタクトホールを形成し、コンタクトホールにTiNプラグ6bを埋設した後、キャパシタの下部電極7を形成する。次に、全面にバッファ層8を形成した後、表面を平坦し、下部電極7表面を露出させ、強誘電体膜材料を堆積させ、所定の形状にパターニングした後、該強誘電体膜9全体を覆うように第2層間絶縁膜10を形成し、上部電極11と電気的に接続する領域の第2層間絶縁膜10を除去した後、上部電極11を所定の形状にパターニングする。
請求項（抜粋）：
スイッチングトランジスタと強誘電体膜を有するキャパシタとを備えた半導体メモリ素子の製造方法において、半導体基板上にスイッチングトランジスタを形成した後、第1層間絶縁膜を形成し、該第1層間絶縁膜における上記スイッチングトランジスタの拡散領域上にコンタクトホールを形成する工程と、該コンタクトホールに拡散バリア膜を埋設し、所定の形状に該拡散バリア膜をエッチングし、コンタクトプラグを形成する工程と、上記下部電極材料を堆積させた後、所定の形状にパターニングし、上記下部電極を形成する工程と、全面に所定の厚さのバッファ層を形成した後、表面を平坦し、上記下部電極表面を露出させる工程と、上記強誘電体膜材料を堆積させ、該強誘電体膜材料を少なくとも上記下部電極全面を覆う所定の形状にパターニングする工程と、全面に上記上部電極材料を堆積させた後、ドライブラインともなる上記上部電極を所定の形状にパターニングする工程とを有することを特徴とする、半導体メモリ素子の製造方法。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
, H01L 27/10 451
H01L 27/10 651
, H01L 27/10 451
, H01L 27/04 C
