特許

J-GLOBAL ID：200903097563053061

SOI型トランジスタを用いたSOI型トランジスタ回路及びその製造方法

発明者： カーク ディー.プラール
出願人/特許権者： マイクロン テクノロジー,インク.
代理人 (1件)： 石原 昌典 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-503310
公開番号（公開出願番号）：特表2000-513502
出願日： 1997年06月18日
公開日（公表日）： 2000年10月10日
要約：

【要約】本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、メモリ及び他のDRAM回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体の製造方法に関する幾つかの特徴を含む。一つの特徴として、セミコンダクタ・オン・インシュレータ型トランジスタは、a)絶縁層、b)絶縁層上の半導体物質の層、c)半導体物質層内に設けられたトランジスタゲート、d)トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース/ドレイン拡散領域及び上下方向内側拡散領域とからなる。他の特徴として、DRAM回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。更に他の特徴として、メモリセルのDRAMアレイは、複数個のワード線、ソース領域、ドレイン領域、該ドレイン領域に電気的に接続されたビット線、ソース領域に電気的に接続された蓄積コンデンサを有し、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一本のワード線の下で互いに接続されている。さらに他の特徴として、DRAMアレイは単一のビット線コンタクトに対して二つ以上のメモリセルを有し、複数個の個々のメモリセルの占有面積は、2f×(2f+f/N)と同等又はそれ以下である(ここで、“f”はアレイを製造するときの最小フォトリソグラフィック特性寸法、“N”は特定部分内における単一ビット線コンタクト当りのメモリセルの数である。)。

請求項（抜粋）：

絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けられ る二つのソース/ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて設 けられるソース/ドレイン拡散領域の間に位置するトランジスタゲートと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。

IPC (3件)：

H01L 29/786 ,  H01L 21/8242 ,  H01L 27/108

FI (6件)：

H01L 29/78 626 A ,  H01L 29/78 613 B ,  H01L 27/10 621 C ,  H01L 27/10 671 A ,  H01L 27/10 671 C ,  H01L 27/10 681 B

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平3-222896   出願人：キヤノン株式会社