特許

J-GLOBAL ID：200903097748797482

半導体装置及びその製造方法

発明者： 合田 晃 ,  野口 充宏
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-165698
公開番号（公開出願番号）：特開2004-014783
出願日： 2002年06月06日
公開日（公表日）： 2004年01月15日
要約：

【課題】ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止でき、さらに、ゲート電極のパターニング工程における露光裕度などのリソグラフィマージンの低下を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板に形成されたp型半導体領域11と、p型半導体領域11に形成されたn型のソース領域およびドレイン領域12とをそれぞれ有する複数の電界効果トランジスタと、半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線SLとを具備し、共通ソース線SLが、少なくとも2種類以上の導電体材料の積層構造によって形成されている。【選択図】 図2

請求項（抜粋）：

半導体基板と、前記半導体基板に形成された第1導電型の半導体領域と、前記第1導電型の半導体領域に形成された第2導電型のソース領域およびドレイン領域とをそれぞれ有する複数の電界効果トランジスタと、 前記半導体基板上に形成され、前記複数の電界効果トランジスタの前記ソース領域を電気的に接続する共通ソース線とを具備し、 前記共通ソース線が、少なくとも2種類以上の導電体材料の積層構造によって形成されていることを特徴とする半導体装置。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (52件)：

5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER02 ,  5F083ER09 ,  5F083ER11 ,  5F083ER19 ,  5F083GA02 ,  5F083GA27 ,  5F083JA04 ,  5F083JA05 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083KA11 ,  5F083LA20 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR06 ,  5F083PR29 ,  5F083PR38 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA05 ,  5F101BA02 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB05 ,  5F101BD10 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH13 ,  5F101BH19 ,  5F101BH21

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置とその製造方法
  公報種別：公開公報   出願番号：特願平11-072349   出願人：三洋電機株式会社
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-357917   出願人：ソニー株式会社