特許
J-GLOBAL ID：200903097978562816
積層型半導体集積回路
発明者：
出願人/特許権者：
代理人 (3件)：
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-331667
公開番号（公開出願番号）：特開2005-101186
出願日： 2003年09月24日
公開日（公表日）： 2005年04月14日
要約：
【課題】積層型半導体集積回路を小型化するとともに、半導体チップ間および半導体チップと基板との間の信号伝送速度を高速にする。【解決手段】第一の半導体チップ2および第二の半導体チップ3を、素子面21,31を基板1側に向けて配置する。第一の半導体チップ2に貫通孔23を設け、素子面21の反対面25に配線7を形成する。この配線7と素子面21に形成されたバンプ51とを、貫通孔23を経由して、導電性材料からなる充填物6により接続する。第一の半導体チップ2と基板1をバンプ51と電極11により接続する。第一および第二の半導体チップ2,3間を、第一の半導体チップ1の配線7と、第二の半導体チップ3の素子面31に形成されたバンプ53とにより接続する。【選択図】 図1
請求項（抜粋）：
基板上に複数の半導体チップが重ねて配置されている構造の積層型半導体集積回路において、
全ての半導体チップが素子面を基板側に向けて配置され、
最も基板側に配置された半導体チップは、素子面に形成されたバンプにより、基板面に形成された配線と接続され、
最も基板から遠い位置に配置された半導体チップを除く全ての半導体チップは、素子面の反対面に配線が形成され、素子面に形成されたバンプと前記配線とが、この半導体チップを厚さ方向に貫通する貫通孔またはこの半導体チップの側面を経由して接続され、
直近の半導体チップ間が、基板側に配置された半導体チップの前記配線と、基板から遠い側に配置された半導体チップの素子面に形成されたバンプと、により接続されていることを特徴とする積層型半導体集積回路。
IPC (3件)：
H01L25/065
, H01L25/07
, H01L25/18
