特許

J-GLOBAL ID：200903098080346919

半導体メモリ素子

発明者： ヤン スン ジョ
出願人/特許権者： エルジイ・セミコン・カンパニイ・リミテッド
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-018656
公開番号（公開出願番号）：特開平8-321197
出願日： 1996年02月05日
公開日（公表日）： 1996年12月03日
要約：

【要約】【課題】 ヒューズROM部における漏れ電流の発生等を防止することで消費電力の少ない半導体メモリ素子を提供すること。【解決手段】 初期状態における外部電源の印加を検出してこの電源電圧に応じた電源印加信号を出力する外部電源検出回路10と、この電源印加信号を入力してこれに応じた制御信号を出力するゲート制御回路20と、この制御信号によりオン・オフを行うスイッチとヒューズとが電源VCCとこれより電源VSS間に直列接続され、このヒューズが切断されているか否かをノードN2より出力するROMセル30と、ROMセル30の出力状態をラッチするラッチ回路40とを有する。ゲート制御回路20は、電源印加信号の遷移を監視し、外部電源の電源電圧が安定状態になった後にスイッチを制御してデータのラッチが行う。

請求項（抜粋）：

ヒューズを用いたプログラミング部を有する半導体メモリ素子において、初期状態における外部電源の印加を検出し、この電源電圧に応じた電源印加信号を出力する外部電源検出回路と、前記外部電源検出回路の電源印加信号を入力し、これに応じた制御信号を出力するゲート制御回路と、前記ゲート制御回路の制御信号によりオン・オフを行うスイッチと前記ヒューズとが第1の電源とこれより低電位の第2の電源間に直列接続され、このヒューズが切断されているか否かを出力ノードより出力するROMセルと、前記ROMセルの出力ノ-ドに接続され、この状態をラッチするラッチ回路とを有し、前記ゲート制御回路は、前記電源印加信号の遷移を監視することにより、前記外部電源の電源電圧が安定状態を維持する前に前記ROMセルのスイッチを制御して前記出力ノードを第2の電源に接続し、前記外部電源の電源電圧が安定したことを検出すると任意のタイミングで前記出力ノードと前記第2の電源間の接続を解除するとともに、前記出力ノードがヒューズを介して第1の電源に接続されるよう前記スイッチを制御することを特徴とする半導体メモリ素子。

引用特許：

審査官引用 (1件)

• プログラム回路
  公報種別：公開公報   出願番号：特願平4-039990   出願人：日本電気アイシーマイコンシステム株式会社