特許
J-GLOBAL ID：200903098091203303
異なる金属シリサイド部分を有する半導体デバイスを製造する方法
発明者：
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出願人/特許権者：
代理人 (3件)：
鈴木 正剛
, 佐野 良太
, 村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2003-577322
公開番号（公開出願番号）：特表2005-520341
出願日： 2002年12月20日
公開日（公表日）： 2005年07月07日
要約：
金属層の種類および厚みが下地となるシリコン含有領域の特性に適するように、異なる金属層が、シリコン含有領域に連続してたい積される方法を開示する。その後、シリコン含有領域の導電率を上げるため、金属を金属シリサイドに変換するための熱処理が実行される。このようにして、各半導体素子のデバイス性能または複数の半導体素子の全面的な性能を著しく改善するように、それぞれ特定のシリコン含有領域に適するシリサイド部分を形成することができる。さらに、異なるシリサイド部分(少なくとも1つのシリサイド部分は貴金属を含む)がその中に形成される、少なくとも2つのシリコン含有領域を含んでいる半導体デバイスが開示される。
請求項（抜粋）：
その上に形成された第1導電シリコン含有領域および第2導電シリコン含有領域を有する基板(201)を提供するステップと、
前記第2導電シリコン含有領域を被覆すると共に、前記第1導電シリコン含有領域を露出する第1レジストマスク(250)を形成するステップと、
前記基板(201)上に、予め定義された第1の厚みの第1金属層(240)をたい積するステップと、
前記第1レジストマスク(250)を除去するステップと、
前記第1導電シリコン含有領域を被覆すると共に、前記第2導電シリコン含有領域を露出する第2レジストマスク(255)を形成するステップと、
前記基板(201)上に、予め定義された第2の厚みの第2金属層(242)をたい積するステップと、
前記第2レジストマスク(255)を除去するステップと、
前記第1導電シリコン含有領域中に、第1シリサイド部分(241)を形成すると共に、前記第2導電シリコン含有領域中に、第2シリサイド部分(243)を形成すべく、前記基板(201)を熱処理するステップと、
を含む、半導体デバイスを形成する方法。
IPC (8件)：
H01L21/28
, H01L21/8234
, H01L21/8238
, H01L27/088
, H01L27/092
, H01L29/417
, H01L29/423
, H01L29/49
H01L21/28 301S
, H01L21/28 301D
, H01L29/50 M
, H01L29/58 G
, H01L27/08 102C
, H01L27/08 102D
, H01L27/08 321D
, H01L27/08 321F
4M104AA01
, 4M104BB01
, 4M104BB19
, 4M104BB20
, 4M104BB21
, 4M104BB24
, 4M104BB25
, 4M104BB28
, 4M104CC01
, 4M104CC05
, 4M104DD37
, 4M104DD64
, 4M104DD84
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH16
, 5F048AC01
, 5F048AC03
, 5F048BA01
, 5F048BB03
, 5F048BB05
, 5F048BB08
, 5F048BB12
, 5F048BC05
, 5F048BC19
, 5F048BD10
, 5F048BF06
, 5F048BG13
, 5F048DA25
, 5F048DA27
