論理演算回路

発明者： ,
出願人/特許権者：
代理人 (1件)：佐藤強
公報種別：公開公報
出願番号（国際出願番号）：特願平10-113394
公開番号（公開出願番号）：特開平11-307652
出願日： 1998年04月23日
公開日（公表日）： 1999年11月05日
要約：

【要約】【課題】構成が簡単で、且つ、高速動作が可能であり消費電力も低減することができる論理演算回路を提供する。【解決手段】 NMOSFETを用いたパストランジスタロジックで構成される論理回路部11からの出力信号をバッファ部15によってバッファリングする場合に、バッファ部15を構成する一対のCMOSインバータ15A,15B間において、一方のCMOSインバータの出力端子と他方のCMOSインバータを構成するFETのチャネル領域とをバックゲートを介して夫々コンデンサカップリングして、入力信号が変化した時点からの立上がりレベル遷移が速いCMOSインバータの出力信号を他方のCMOSインバータ側のFETのバックゲートに印加し、基板バイアス効果により前記FETの駆動能力を向上させて他方のCMOSインバータの出力信号における立下りレベル遷移を速める。

請求項（抜粋）：

パストランジスタで構成され、相補形の出力信号を出力する出力端子対(14)を備えてなる論理回路部(11)と、前記論理回路部(11)の出力端子対(14)に入力端子対が接続される第1及び第2のCMOSインバータ(15A,15B)と、前記第1のCMOSインバータ(15A)を構成するNMOS及びPMOSトランジスタ(22,21)のチャネル領域(33a,34a)と前記第2のCMOSインバータ(15B)の出力端子(17)との間を、バックゲート(38,41)を介してコンデンサカップリングする第1の配線部(27,26a,26b)と、前記第2のCMOSインバータ(15B)を構成するNMOS及びPMOSトランジスタ(24,23)のチャネル領域(36a,35a)と前記第1のCMOSインバータ(15A)の出力端子(16)との間を、バックゲート(42,45)を介してコンデンサカップリングする第2の配線部(25,28a,28b)とを備えたことを特徴とする論理演算回路。

IPC (5件)：

H01L 21/8238 , H01L 27/092 , H01L 29/786 , H03K 19/094 , H03K 19/0948

FI (5件)：

H01L 27/08 321 D , H01L 29/78 613 A , H01L 29/78 617 N , H03K 19/094 D , H03K 19/094 B

引用特許：

出願人引用 (2件)

半導体集積回路
公報種別：公開公報出願番号：特願平8-282508 出願人：株式会社東芝
特開平2-162762

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