特許

J-GLOBAL ID：200903098242826898

ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法

発明者： ボーリン、クイエル ,  マグヌッソン、ウルフ ,  テイルステドト、オラ
出願人/特許権者： テレフオンアクチーボラゲツト エル エム エリクソン
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-599083
公開番号（公開出願番号）：特表2002-536849
出願日： 2000年02月10日
公開日（公表日）： 2002年10月29日
要約：

【要約】本発明は、高周波の用途のための集積回路に関し、高抵抗率の基板(31)、能動素子(37、41)および前記基板上方のインダクタ(45)を含み、前記能動素子と前記インダクタは、主として横方向に離されて配置される。本発明によれば、低抵抗率の層(33)は、前記能動素子の下方にあり、かつ前記インダクタから横方向に離されて構成される。本発明は、前記半導体デバイスを製造する方法にも関連しており、特にこの方法は、既知のプロセスに、2つのステップ、つまりマスキング・ステップとドーピング・ステップを追加することを含む。

請求項（抜粋）：

高抵抗率の半導体基板(31)、前記基板内の能動素子(37、41)および前記基板上方のインダクタ(45)を含む、望ましくは高周波用の集積回路であって、前記回路デバイスと前記インダクタは主として横方向に離されて配置される集積回路において、低抵抗率の層(33)は、前記能動素子(37、41)の下方で、かつ前記インダクタ(45)から横方向に離されて配置されることを特徴とする前記集積回路。

IPC (4件)：

H01L 21/822 ,  H01L 21/8222 ,  H01L 27/04 ,  H01L 27/06

FI (2件)：

H01L 27/04 L ,  H01L 27/06 101 D

Fターム (10件)：

5F038AZ05 ,  5F038EZ20 ,  5F082AA27 ,  5F082AA40 ,  5F082BA01 ,  5F082BA11 ,  5F082BA19 ,  5F082BA47 ,  5F082BC03 ,  5F082BC14

引用特許：

審査官引用 (3件)

• コイル構造
  公報種別：公開公報   出願番号：特願平6-148581   出願人：ソニー株式会社
• 特開平2-067754
  
• 特開平2-067754