特許

J-GLOBAL ID：200903098243544292

不揮発性半導体記憶装置

発明者： 有留 誠一 ,  遠藤 哲郎 ,  田中 智晴 ,  白田 理一郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-244719
公開番号（公開出願番号）：特開平6-097455
出願日： 1992年09月14日
公開日（公表日）： 1994年04月08日
要約：

【要約】【目的】 書込み時の誤書込みを招くことなくビット線に印加するVMbit及び選択ゲート電圧VMGを低くすることができ、高性能化、高集積化を可能としたNANDセル型のEEPROMを提供すること。【構成】 NANDセル型のEEPROMにおいて、データ書込み時に、書込みセルM4 と同一の制御ゲートCG4 につながる非書込みセルM8 のソース,ドレイン拡散層がビット線BL2 の電位と電気的に接続されないように、ビット線電圧VMbit,選択ゲートSG1 の電圧VMG及びセレクトトランジスタのしきい値Vthの関係をVMbit>VMG-Vthに設定し、データ書込み時間を、ソース,ドレイン拡散層がビット線BL2 と電気的に接続される書込みセルM4 ではしきい値の変化が生じ、拡散層がビット線BL2 と電気的に接続されない非書込みセルM8ではしきい値の変化が生じない時間(10msec以下)に設定したことを特徴とする。

請求項（抜粋）：

半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層形成された電気的書替え可能な複数個のメモリセルを、隣接するもの同士でソース,ドレイン拡散層を共用する形で直列接続し、かつこの直列接続部のドレイン側,ソース側に選択ゲートを有するセレクトトランジスタを設けてNANDセルを構成し、このNANDセルをマトリックス配置してなるセルアレイを備えた不揮発性半導体記憶装置において、データの書込み時に、書込みすべきメモリセルと同一の制御ゲートにつながった書込みすべきでないメモリセルのソース,ドレイン拡散層がビット線電位と電気的に接続されないように、ビット線電圧VMbit,選択ゲート電圧VMG及びセレクトトランジスタのしきい値Vthの関係を、VMbit>VMG-Vthに設定してなることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 29/788 ,  H01L 29/792 ,  G11C 16/06 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 309 A ,  H01L 27/10 434

引用特許：

審査官引用 (2件)

• 特開平1-173654
  
• 特開平3-295098