デュアルポートメモリシステム

発明者：
出願人/特許権者：
代理人 (1件)：小栗昌平 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-118333
公開番号（公開出願番号）：特開2002-312234
出願日： 2001年04月17日
公開日（公表日）： 2002年10月25日
要約：

【要約】【課題】通信部とCPUとの双方からの同時アクセスを許容するデュアルポートメモリ装置に生じるアクセス競合を調停する。【解決手段】デュアルポートメモリ装置1は、CPU10と、通信部のインタフェース回路(アクセス調停回路4)との双方からアクセスされる。アクセス調停回路4では、通信部からのアクセスを要求する受信シーケンスキック信号または送信シーケンスキック信号が上記アクセス調停回路4に出されて、該回路により、既にデュアルポートメモリ装置へのアクセス信号及びリード/ライト信号を順次に送出するアクセス処理をしている途中で、CPU10からのアクセス信号/CS0が出された場合には、上記順序回路における上記通信部からの起動信号を起点とするアクセス処理を一時中断し、上記CPU10からのアクセスが完了すると同時に上記通信部からのアクセス処理を再開する。

請求項（抜粋）：

通信部とCPUの双方からアクセスされるデュアルポートメモリ装置を具備したデュアルポートメモリシステムにおいて、前記通信部に、前記通信部から前記デュアルポートメモリ装置への所定の時点のアクセス要求を前記デュアルポートメモリ装置への一連のアクセス信号に変換すると共に前記デュアルポートメモリ装置へのアクセス要求が前記CPUからのアクセス要求と競合する局面が生じた場合には前記CPU側にアクセスの優先権を付与するアクセス調停手段を具備したことを特徴とするデュアルポートメモリシステム。

IPC (2件)：

G06F 12/00 570 , G06F 12/00 571

FI (2件)：

G06F 12/00 570 C , G06F 12/00 571 B

Fターム (3件)：

5B060CD12 , 5B060KA03 , 5B060MB05

引用特許：

審査官引用 (4件)

マルチプロセッサシステム
公報種別：公開公報出願番号：特願平11-154570 出願人：株式会社明電舎
データ処理装置
公報種別：公開公報出願番号：特願平9-013732 出願人：株式会社日立製作所
特開平4-054552

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