特許

J-GLOBAL ID：200903098373027478

半導体構成素子の製造のための方法

発明者： シュテファン カイザー ,  フォルカー ヘールレ ,  ベルトルト ハーン
出願人/特許権者： オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング
代理人 (5件)： 矢野 敏雄 ,  山崎 利臣 ,  久野 琢也 ,  アインゼル・フェリックス=ラインハルト ,  ラインハルト・アインゼル
公報種別：公表公報
出願番号（国際出願番号）：特願2006-501476
公開番号（公開出願番号）：特表2006-518668
出願日： 2004年01月27日
公開日（公表日）： 2006年08月17日
要約：

本発明は半導体構成素子の製造のための方法に関し、この方法では半導体層(2)は基板(1)からレーザパルスによる照射によって分離され、このレーザパルスのパルス持続時間は10nsよりも小さいか又は10nsに等しい。レーザパルスは空間的なビームプロフィールを有し、この空間的なビームプロフィールのエッジ急峻度は、半導体層(2)と基板(1)との分離の際に熱的に誘導された横方向の歪みによって生じる半導体層(2)における亀裂が回避されるように小さく選択される。

請求項（抜粋）：

半導体構成素子の製造のための方法であって、半導体層(2)は基板(1)からレーザパルス(6)の照射によって分離され、前記レーザパルス(6)のパルス持続時間は10nsよりも小さいか又は10nsに等しい、半導体構成素子の製造のための方法において、 前記レーザパルス(6)は空間的なビームプロフィール(7)を有し、該空間的なビームプロフィール(7)のエッジ急峻度は、半導体層(2)と基板(1)との分離の際に熱的に誘導された横方向の歪みによって生じる前記半導体層(2)における亀裂が回避されるように小さく選択されることを特徴とする、半導体構成素子の製造のための方法。

IPC (3件)：

B23K 26/40 ,  H01L 33/00 ,  H01S 3/00

FI (3件)：

B23K26/40 ,  H01L33/00 C ,  H01S3/00 B

Fターム (14件)：

4E068AE01 ,  4E068CA01 ,  4E068CA02 ,  4E068CA03 ,  4E068CA09 ,  4E068DA09 ,  5F041AA07 ,  5F041CA40 ,  5F041CA77 ,  5F041CB15 ,  5F172AD03 ,  5F172AD06 ,  5F172AF02 ,  5F172ZZ01

引用特許：

審査官引用 (2件)

• 2つの材料層を相互に分離する方法及びこの方法により製造された電子部品
  公報種別：公表公報   出願番号：特願平10-516150   出願人：シーメンスアクチエンゲゼルシヤフト
• 特開平3-102876