特許

J-GLOBAL ID：200903098650961086

タイミング信号発生回路

発明者： 岡安 俊幸 ,  酒井 秀男
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願平7-102955
公開番号（公開出願番号）：特開平8-051346
出願日： 1995年04月04日
公開日（公表日）： 1996年02月20日
要約：

【要約】【目的】 ICに加わる温度変動及び電源変動などの外乱や、自己発熱の変動及び回路構成により生じるタイミング精度の低下を防ぎ、高分解能、高精度のタイミング信号を発生する。【構成】 可変遅延素子を縦続に接続した可変遅延回路120と、可変遅延回路120の出力信号e1とCLK信号e2の位相を比較する位相比較器140と、位相比較器140の出力を可変遅延素子に帰還させる帰還回路150とで構成される位相同期ループ回路部100を設け、遅延データの上位桁をCLK周期の整数倍で出力信号とする同期型遅延回路110と、遅延データの下位桁をデコードするデコーダー160と、同期型遅延回路110の出力信号とデコーダー160の選択信号とで、m個の可変遅延素子の出力のうち1つを選択し、CLK周期の1/mの整数倍のタイミング信号を発生するセレクタ回路130とにより構成されるタイミング信号選択回路部200を設けている。

請求項（抜粋）：

CLK信号を入力するm個の可変遅延素子を縦続に接続した可変遅延回路(120)と、上記可変遅延回路(120)の出力信号e1とCLK信号e2の位相を比較する位相比較器(140)と、上記位相比較器(140)の出力を上記m個の可変遅延素子にそれぞれ帰還させる帰還回路(150)とにより構成される位相同期ループ回路部(100)を設け、遅延データの上位桁をもとにCLK周期の整数倍で遅延時間の出力信号を発生する同期型遅延回路(110)と、上記遅延データの下位桁をデコードするデコーダー(160)と、上記同期型遅延回路(110)の出力信号と上記デコーダー(160)の出力である選択信号とで、上記m個の可変遅延素子の出力のうち1つを選択し、CLK周期の1/mの整数倍のタイミング信号を発生するセレクタ回路(130)とにより構成されるタイミング信号選択回路部(200)を設けた、ことを特徴とするタイミング信号発生回路。

IPC (4件)：

H03K 5/13 ,  H03L 1/00 ,  H03L 7/00 ,  H03L 7/08

引用特許：

審査官引用 (1件)

• 遅延回路
  公報種別：公開公報   出願番号：特願平3-030331   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社