プロセッサおよびその命令処理方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-027755
公開番号（公開出願番号）：特開2000-227858
出願日： 2000年02月04日
公開日（公表日）： 2000年08月15日
要約：

【要約】【課題】複数の並列演算時のデータパス・サイズが単一演算時のデータパス・サイズの制限を受けないプロセッサの提供。【解決手段】本発明に係るプロセッサは、例えば最大64ビットの基準SISDデータパスと128ビットの拡張SIMDデータパスを有し、各データパスには、第1および第2の整数ユニットが設けられる。2つの通常ALU演算命令が同時に発行された場合には、各整数ユニットを用いて複数の命令を並列的に実行する。通常ALU演算命令と拡張ALU命令が同時に発行され、かつ、拡張ALU演算命令が先の命令である場合には、拡張ALU演算命令の実行を優先して行い、その命令実行が終わるまで、通常ALU演算命令の実行を中断する。拡張ALU演算命令が発行された場合は、第1および第2のデータパスを結合させ、1つの128ビット拡張SIMDデータパスとした上で命令実行を行う。

請求項（抜粋）：

命令オペランドを保持するnビットレジスタ回路と、命令ストリームからのプロセッサ命令を順にデコードする命令デコード回路と、単一演算と複数の並列演算との一方を実行する演算論理回路と、を備え、前記単一演算は、前記命令デコード回路によりデコードされた第1の単一プロセッサ命令に対応して、前記nビットレジスタ回路から供給された少なくとも一つのm(m<n)ビットオペランドでの演算であり、前記演算論理回路は、前記mビットよりビット数の多いオペランドに対しては、前記単一演算を行わず、前記複数の並列演算は、前記命令デコード回路によりデコードされた第2の単一プロセッサ命令に対応して、前記nビットレジスタ回路から供給されたnビットオペランド中の少なくとも2つのビット部分での演算であることを特徴とするプロセッサ。

IPC (3件)：

G06F 9/38 370 , G06F 7/00 , G06F 9/30 350

FI (3件)：

G06F 9/38 370 X , G06F 9/30 350 F , G06F 7/00 A

引用特許：

審査官引用 (3件)

並列命令処理装置
公報種別：公開公報出願番号：特願平7-290024 出願人：沖電気工業株式会社
データ処理装置
公報種別：公開公報出願番号：特願平7-269722 出願人：株式会社日立製作所
特開平3-074721

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