特許
J-GLOBAL ID：200903099017830610

グラウンドポテンシャルに接続されていないソース又はドレーンを有するHVp-チャンネル及びn-チャンネルデバイスを含む薄いエピタキシャルRESURF集積回路

発明者：
リカルド・デペトロ

リカルド・デペトロ について

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クラウディオ・コンティーロ

クラウディオ・コンティーロ について

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アントニオ・アンドレイニ

アントニオ・アンドレイニ について


出願人/特許権者：
エッセヂエッセ-トムソン マイクロエレクトロニクスエッセ・エッレ・エッレ

エッセヂエッセ-トムソン マイクロエレクトロニクスエッセ・エッレ・エッレ について


代理人 (1件)： 森 浩之
公報種別：公開公報
出願番号（国際出願番号）：特願平8-134380
公開番号（公開出願番号）：特開平8-330444
出願日： 1996年05月01日
公開日（公表日）： 1996年12月13日
要約：
【要約】【目的】 トランジスタのソース又はドレーンがグラウンドポテンシャルに接続されずに動作するときに、比較的高電圧に耐えられるようにした集積回路を提供する。【構成】 ボディ領域(pBODY)の下の投影された箇所に少なくとも存在し、エピタキシャル層(N-EPI)の濃度及びウェル領域(NWELL)の中間のドーパント濃度を有する第1のタイプの導電性(n)の埋設層(SOFT-N)を含む集積回路。
請求項（抜粋）：
シグナルプロセシング用のバイポーラ及びCMOSデバイスとともに高電圧用のn-チャンネルLDMOS及びp-チャンネルMOSデバイスを含む、第2のタイプの導電性の基板上に成長した第1のタイプの導電性の比較的薄いエピタキシャル層中に形成されたBiCMOS集積回路において、これらの高電圧デバイスが、デバイスのボディ領域の下の投影された箇所に少なくとも存在し、かつ前記エピタキシャル層の濃度及び、前記ボディ領域内のデバイスのソース又はドレーン領域の濃度の間の中間のドーパント濃度を有する前記第1のタイプの埋設層を含んで成ることを特徴とする集積回路。
IPC (3件)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78
FI (2件)：
H01L 27/08 321 B ,  H01L 29/78 301 S
引用特許：
出願人引用 (12件)
  • 特開昭61-088553
  • 特開昭57-106165
  • 半導体装置
    公報種別：公開公報   出願番号：特願平4-041800   出願人：株式会社東芝
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審査官引用 (12件)
  • 特開昭61-088553
  • 特開平3-286562
  • 特開昭57-106165
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