特許

J-GLOBAL ID：200903099044965021

電界効果トランジスタの製造方法

発明者： 椎葉 康二
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-025107
公開番号（公開出願番号）：特開2000-223503
出願日： 1999年02月02日
公開日（公表日）： 2000年08月11日
要約：

【要約】【目的】 電界効果トランジスタの製造方法に於いて、InGaAsコンタクト層とゲート金属との距離を確保して、ゲート耐圧を向上させることを目的とする。【構成】 上層のInGaAsと下層のInAlAs から成る積層構造を有する半導体基板上に電界効果トランジスタを形成するにあたり、基板上の素子間を絶縁する素子分離工程に用いる第1のレジストパターンを、トランジスタ形成予定領域のゲート形成部分で、ゲート幅方向に長くなるように被覆形成する工程と、素子分離工程であって、半導体基板をエッチング溶液に接触させて、第1のレジストパターンに被覆されていない前記積層膜を除去する工程とを順次施す。その後、第1のレジストマスクを除去する工程と、残置した積層膜の、電界効果トランジスタのゲート形成部分に、ゲート幅方向に更に長いスリットを有する第2のレジストパターンを形成する工程と、第2のレジストパターンをマスクに、InGaAsを選択的にエッチング除去する工程とを順次施す。

請求項（抜粋）：

上層のInGaAsと下層のInAlAs から成る積層構造を有する半導体基板上に電界効果トランジスタを形成する方法であって、前記半導体基板上の素子間を絶縁する素子分離工程に用いる第1のレジストパターンを、前記電界効果トランジスタ形成予定領域のゲート形成部分で、ゲート幅方向に長くなるように被覆形成する工程と、前記素子分離工程であって、前記半導体基板をエッチング溶液に接触させて、前記第1のレジストパターンに被覆されていない前記積層膜を除去する工程と、前記第1のレジストマスクを除去する工程と、残置した前記積層膜の、前記電界効果トランジスタのゲート形成部分に、前記ゲート幅方向に更に長いスリットを有する第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに、前記InGaAsを選択的にエッチング除去する工程とを含むことを特徴とする電界効果トランジスタの製造方法。

IPC (3件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/778

FI (2件)：

H01L 29/80 F ,  H01L 29/80 H

Fターム (19件)：

5F102FA01 ,  5F102FA08 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ06 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR09 ,  5F102GS04 ,  5F102GT03 ,  5F102HA13 ,  5F102HC01 ,  5F102HC16 ,  5F102HC17

引用特許：

審査官引用 (1件)

• 半導体エッチング液,半導体エッチング方法,及びGaAs面の判定方法
  公報種別：公開公報   出願番号：特願平6-038028   出願人：三菱電機株式会社