特許
J-GLOBAL ID：200903099093454091

半導体記憶装置

発明者：
竹内 健

竹内 健 について

, 
作井 康司

作井 康司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-242258
公開番号（公開出願番号）：特開2000-076880
出願日： 1998年08月27日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 動作タイミングのズレによる誤動作が生じることなく、しかもチップ面積の増大を伴わない回路レイアウトを採用した半導体記憶装置を提供する。【解決手段】 メモリセルアレイ1の奇数番目のブロックB1,B3,...のワード線を駆動するワード線ドライバ回路31a1,31a2,...はメモリセルアレイ1の左側に配置され、偶数番目のブロックB2,B4,...のワード線を駆動するワード線ドライバ回路31b1,31b2,...はメモリセルアレイ1の右側に配置される。各ワード線ドライバ回路に選択信号を供給するブロックアドレス選択回路32a1,32b1,32a2,32b2,...は、メモリセルアレイ1の左側にまとめて配置される。ブロックアドレス選択回路32b1,32b2,...の出力信号線はメモリセルアレイ1の領域上を通るスルー配線51として配設される。
請求項（抜粋）：
データを記憶するメモリセルが配置され、少なくとも第1及び第2の二つのブロックに分けられたメモリセルアレイと、このメモリセルアレイの第1のブロック内のワード線を選択駆動するためのワード線の一端側に配置された第1のワード線ドライバ回路と、前記メモリセルアレイの第2のブロック内のワード線を選択駆動するためのワード線の他端側に配置された第2のワード線ドライバ回路と、アドレス信号が入力して前記第1及び第2のワード線ドライバ回路にそれぞれブロック選択信号を供給するための、前記第1及び第2のワード線ドライバ回路のいずれか一方の側に配置された第1及び第2のアドレス選択回路と、を有することを特徴とする半導体記憶装置。
IPC (6件)：
G11C 16/06 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
G11C 17/00 633 A ,  G11C 17/00 622 E ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (42件)：
5B025AA01 ,  5B025AB01 ,  5B025AC01 ,  5B025AD02 ,  5B025AD03 ,  5B025AE05 ,  5B025AE08 ,  5F001AA25 ,  5F001AB08 ,  5F001AB09 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AD44 ,  5F001AD51 ,  5F001AD53 ,  5F001AE01 ,  5F001AE02 ,  5F001AE08 ,  5F001AE20 ,  5F001AE30 ,  5F001AE50 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083GA09 ,  5F083GA30 ,  5F083KA01 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083LA08 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083LA28 ,  5F083ZA01
引用特許：
審査官引用 (3件)
  • 不揮発性半導体記憶装置
    公報種別：公開公報   出願番号：特願平7-234515   出願人：株式会社東芝
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平5-035325   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平6-198840   出願人：株式会社東芝

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