特許

J-GLOBAL ID：200903099327517998

アナログMOSによる過電流保護機能付きレギュレータ回路

発明者： 出口 洋一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 村山 光威
公報種別：公開公報
出願番号（国際出願番号）：特願2000-127980
公開番号（公開出願番号）：特開2001-306163
出願日： 2000年04月27日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】 電源電圧からの電圧降下を極力少なくすることで低電源電圧で動作を行い、マスク設計を容易とし、デジタル回路との混載が容易で低コスト化する。【解決手段】 PMOS1とPMOS2のように複数個設け、出力端子3を含む出力部と、PMOS3のドレイン及びNMOSのゲートとGNDの間に設けた抵抗R3からなる電流検出部とを分割することにより、オペアンプ2に入力される電源電圧からの電圧降下を少なくしているので、低電源電圧動作ができ、かつ電流検出部に抵抗R3を用いているので出力電流に直接関係なく任意に抵抗値が設定でき、マスク設計が容易である。

請求項（抜粋）：

オペアンプと、前記オペアンプの正側入力端子にバンドギャップリファレンス電圧を入力するレギュレータ入力端子と、前記オペアンプの負側入力端子に、ゲートが接続されたPchMOSTr3、GNDとの間に接続された抵抗2及び出力端子との間に接続された抵抗1と、前記オペアンプの出力端子にゲートが接続されたPchMOSTr1,2と、前記PchMOSTr2のドレインに接続された前記出力端子と、前記PchMOSTr1のドレインにソースが接続されたPchMOSTr3と、前記PchMOSTr3のドレインに、ゲートが接続されたNchMOSTr及びGNDとの間に接続された抵抗3と、前記NchMOSTrのドレインと前記PchMOSTr1のゲートにそれぞれゲートとドレインが接続されたPchMOSTr4と、前記NchMOSTrのドレインと電源の間に接続された抵抗4で構成されたことを特徴とするアナログMOSによる過電流保護機能付きレギュレータ回路。

IPC (5件)：

G05F 1/56 320 ,  G05F 1/56 ,  G05F 1/56 310 ,  G05F 1/10 302 ,  G05F 1/10 304

FI (5件)：

G05F 1/56 320 C ,  G05F 1/56 320 S ,  G05F 1/56 310 C ,  G05F 1/10 302 D ,  G05F 1/10 304 M

Fターム (19件)：

5H410BB05 ,  5H410CC02 ,  5H410DD02 ,  5H410EA11 ,  5H410FF05 ,  5H410FF25 ,  5H410JJ07 ,  5H410LL06 ,  5H410LL20 ,  5H430BB12 ,  5H430EE04 ,  5H430FF07 ,  5H430FF13 ,  5H430GG04 ,  5H430HH02 ,  5H430HH03 ,  5H430JJ07 ,  5H430LA07 ,  5H430LB06

引用特許：

審査官引用 (5件)

• 過電流検出回路
  公報種別：公開公報   出願番号：特願平9-059474   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
• 電流制限回路
  公報種別：公開公報   出願番号：特願平4-198063   出願人：ローム株式会社
• 特開昭63-307512
  
• 電源用ICの短絡保護回路
  公報種別：公開公報   出願番号：特願平3-130377   出願人：新日本無線株式会社
• 特開昭63-307512