特許

J-GLOBAL ID：200903099340872608

半導体装置

発明者： 小野 直子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-347433
公開番号（公開出願番号）：特開2000-174209
出願日： 1998年12月07日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】 高周波回路において、低損失でクロストークが少く、特性インピーダンスの選択範囲が広い配線構造を持つ高性能の半導体装置を提供すること。【解決手段】 半導体装置は第1のメタル層、薄膜誘電体層、第2のメタル層を持つ半導体チップにおいて、第1のメタル層を使用したコプラナ・ウエーブ・ガイド(CPW)と薄膜マイクロストリップ線路(TFMSL)が設けられており、CPW部の薄膜誘電体層の厚みがTFMSL部の薄膜誘電体層の厚みより薄い構造を有している。上記薄膜誘電体層の構造により、CPW部の実効誘電率が低下するため、高周波回路の特性インピーダンスの調整可能範囲が広がり、低損失でクロストークが少なく、高性能のMICが実現可能となる。

請求項（抜粋）：

第1領域及び第2領域を有する基板と、この基板上に形成された第1メタル層と、この第1メタル層上に形成され、前記第1領域上で第1の厚みを有し、前記第2領域上で前記第1の厚みよりも厚い第2の厚みを有する誘電体層と、この誘電体層上に形成された第2メタル層とを有し、前記第1領域上の前記第1メタル層は信号線路及びこの信号線路近傍に形成された基準電位パターンとを備えたコプラナ・ウエーブ・ガイドを構成し、前記第2領域上の前記第1メタル層及び前記2メタル層は一方のメタル層を信号線路、他方のメタル層を基準電位パタ一ンとする薄膜マイクロストリップ線路を構成することを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/095 ,  H01P 5/08

FI (3件)：

H01L 27/04 F ,  H01P 5/08 M ,  H01L 29/80 E

Fターム (19件)：

5F038BH19 ,  5F038CA01 ,  5F038DF02 ,  5F038EZ20 ,  5F102FA07 ,  5F102GA01 ,  5F102GA16 ,  5F102GA18 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GQ01 ,  5F102GS04 ,  5F102GV01 ,  5F102GV08 ,  5F102HC11 ,  5F102HC15 ,  5F102HC19

引用特許：

出願人引用 (2件)

• 特開平2-202702
  
• 光半導体素子集積回路装置
  公報種別：公開公報   出願番号：特願平5-147012   出願人：日本電信電話株式会社