特許

J-GLOBAL ID：200903099436551470

センス・アンプおよびセルフタイム式ラッチを備えるメモリ装置

発明者： パルマー、ジェレマイア ティー.シー. ,  ペリー、ザ サード ペリー エイチ.
出願人/特許権者： フリースケール セミコンダクター インコーポレイテッド
代理人 (1件)： 桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2006-509807
公開番号（公開出願番号）：特表2006-523360
出願日： 2004年04月08日
公開日（公表日）： 2006年10月12日
要約：

複数のメモリ・セル(203)と、ビット線と、ワード線と、センス・アンプ(314)と、セルフタイム式ラッチ(215)とを含むメモリ装置(201)。センス・アンプ(314)は、センス・イネーブル信号に応答して、複数のメモリ・セルのうちの選択された1つに記憶されている論理状態に対応するビット線上の電圧を感知して増幅するためのものである。分離回路(306,308)は、ビット線(205および207)とセンス・アンプ(314)との間に結合されている。分離回路(306,308)は、センス・イネーブル信号の有効化とほぼ同時に、センス・アンプ(314)から複数のメモリ・セルのうちの選択された1つを分離するためのものである。セルフタイム式ラッチ(215)は、センス・アンプ(314)と結合している。セルフタイム式ラッチ(215)は、クロック信号を受信することなく、増幅された電圧のみに応答する。

請求項（抜粋）：

メモリ装置であって、 複数のメモリ・セルであって、該複数のメモリ・セルのそれぞれは、ビット線に結合されている、複数のメモリ・セルと、 センス・イネーブル信号の有効化に応答して、増幅されたデータ信号を供給するために、前記ビット線を介した前記複数のメモリ・セルのうちの選択された1つからのデータ信号を増幅するセンス・アンプと、 前記ビット線と前記センス・アンプとの間に結合されている分離回路であって、前記センス・イネーブル信号の有効化とほぼ同時に、前記複数のメモリ・セルのうちの前記選択された1つを前記センス・アンプから分離する分離回路と、 前記センス・アンプに結合されているセルフタイム式記憶装置であって、前記増幅されたデータ信号のみに応答して、前記増幅されたデータ信号に対応するデータを記憶するセルフタイム式記憶装置と、 を備えるメモリ装置。

IPC (2件)：

G11C 11/417 ,  G11C 11/419

FI (2件)：

G11C11/34 305 ,  G11C11/34 311

Fターム (4件)：

5B015HH01 ,  5B015JJ24 ,  5B015KB16 ,  5B015KB36

引用特許：

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-041147   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平4-291093
  
• 特開平4-291093
  
• レジスタ回路
  公報種別：公開公報   出願番号：特願平8-097819   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社