特許
J-GLOBAL ID：200903099456786130
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-227649
公開番号（公開出願番号）：特開平9-121028
出願日： 1996年08月09日
公開日（公表日）： 1997年05月06日
要約：
【要約】【課題】 製造コストを増大させることなく、外部電源電圧が印加されるDRAMのフィルタキャパシタの絶縁耐圧を向上させる。【解決手段】 フィルタキャパシタ23の下部電極、容量絶縁膜、及び上部電極を、メモリセルの引出し電極を構成する多結晶シリコン膜44、メモリセルキャパシタ13の容量絶縁膜であるONO膜52及びシリコン酸化膜46、並びにキャパシタ13の上部電極を構成する多結晶シリコン膜53で夫々形成する。このため、フィルタキャパシタ23をメモリセルキャパシタ13と同時に形成することができ、且つONO膜52のためにフィルタキャパシタ23の容量絶縁膜の欠陥密度が低い。
請求項（抜粋）：
半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記フィルタキャパシタが、前記素子分離構造体上に形成された下部電極と、その下部電極の上に形成された少なくとも酸化膜と窒化膜とを含む誘電体層と、その誘電体層上に形成された上部電極とを構成する半導体装置。
IPC (5件)：
H01L 27/04
, H01L 21/822
, H01L 27/115
, H01L 27/108
, H01L 21/8242
H01L 27/04 C
, H01L 27/10 434
, H01L 27/10 651
, H01L 27/10 681 F
