半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法

発明者： ,
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-293512
公開番号（公開出願番号）：特開平7-201200
出願日： 1994年11月28日
公開日（公表日）： 1995年08月04日
要約：

【要約】【目的】パッケージ状態でのバーンインテストを可能とし、またSRAMでもすべてのメモリセルの同時テストを可能とするようなバーンインテスト方法用のバーンイン制御回路を提供する。【構成】バーンイン制御回路10は、I/O制御回路6から入力データを受けて判別し、テスト用であった場合に内部に備えた第1のヒューズを切断することでバーンイン信号を発生して行・列デコーダ2、8に送り、アドレス信号の入力を無視させてすべての行及び列をエネーブルにさせる。そして、I/O制御回路6からのデータがテスト用でなければ、内部に備えた第2のヒューズを切断することでバーンイン信号の発生を抑止すると共に再動作しないよう自信の動作を抑止する内部信号を発生する。したがってこの場合、行・列デコーダ2、8はアドレス信号に従って通常の書込/読出動作を実行する。

請求項（抜粋）：

行及び列デコーダに提供されるアドレス信号に応答してアクセスされる多数のメモリセルを含んだメモリセルアレイを有する半導体メモリ装置において、メモリセルアレイの列とデータ入出力ピンとの間に設けられ、読出及び書込の制御信号に応答して、メモリセルアレイから提供されたデータをデータ入出力ピンにに伝送し、またバーンインテストでデータ入出力ピンから提供されるテスト用データをメモリセルアレイに伝送するI/O制御回路と、I/O制御回路に提供する書込エネーブル信号に伴って書込バーンイン信号を発生する読出/書込制御回路と、I/O制御回路からテスト用データ及び読出/書込制御回路から書込バーンイン信号を受け、これらに基づいて行及び列デコーダにバーンイン信号を供給することによりパッケージ後のバーンインテストを可能とするバーンイン制御回路と、を備えたことを特徴とする半導体メモリ装置。

IPC (4件)：

G11C 29/00 303 , G01R 31/26 , G01R 31/28 , H01L 21/66

引用特許：

出願人引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平3-209033 出願人：日本電気株式会社
特開昭63-086200

審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平3-209033 出願人：日本電気株式会社
特開昭63-086200

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