特許
J-GLOBAL ID：200903099887180603
安全信号I/F装置およびその二重化信号入力処理方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2004-371086
公開番号（公開出願番号）：特開2006-178730
出願日： 2004年12月22日
公開日（公表日）： 2006年07月06日
要約：
【課題】 異なるアーキテクチャのハードウェア,ソフトウェアによって二重化された安全信号I/F装置であっても、入力処理にて同一タイミングの入力データを読み出すことができるようにする。【解決手段】 外部からの二重化された安全信号を受信する1対の入力回路21、22とこれに対応する1対のCPU11、12との間にそれぞれ入力ラッチ回路81、82を接続し、ラッチのためのストローブ信号Sc1、Sc2は両CPU11、12から出力された信号Sa1、Sa2の論理和として入力されており,各CPU11、12にて入力処理の同期を取った後,それぞれのCPU11、12から双方の入力ラッチ回路81、82に対し,同時にストローブ出力を行って,その後ラッチされた入力信号を読み込むという手順で処理する。【選択図】図1
請求項（抜粋）：
二重化された安全信号を入力する1対の入力回路(21、22)と、その1対の入力回路(21、22)が出力する安全信号を読み取ると同期信号線(40)を介して互いに同期を取るとともに読み取った前記安全信号を照合する1対のCPU(11、12)と、読み取った前記安全信号の状態をネットワーク(94)に送信する通信回路(30)とを備えた安全信号I/F装置(90)において、
前記1対のCPU(11、12)の同期が取れたらONが出力される前記一対のCPU(11、12)のストローブ出力を入力するOR回路と、
前記1対のCPU(11、12)の同期が取れたらOFFが出力される前記一対のCPU(11、12)のストローブ出力を入力するAND回路と、
前記OR回路の出力がONであれば第1入力回路(21)が出力する安全信号をラッチして第1CPU(11)に出力する第1ラッチ回路(81)と、
前記AND回路の出力がOFFであれば第2入力回路(22)が出力する安全信号をラッチして第2CPU(12)に出力する第2ラッチ回路(82)とを備え、
前記ONのストローブ出力と前記OFFのストローブ出力が前記1対のCPU(11、12)から同時に出力されることを特徴とする安全信号I/F装置。
IPC (2件)：
FI (2件)：
Fターム (16件)：
5H209DD16
, 5H209EE03
, 5H209GG04
, 5H209HH04
, 5H209JJ07
, 5H209SS01
, 5H209SS05
, 5H209SS07
, 5H209TT01
, 5H269BB12
, 5H269KK05
, 5H269MM02
, 5H269NN10
, 5H269PP10
, 5H269QC02
, 5H269QC10
