特許

J-GLOBAL ID：200903099901949982

アナログ回路及びディジタル回路を有する試験可能なIC

発明者： ガストン、エム.アイ.ポートナーズ ,  ロバート、エイチ.デ、ニー ,  ヨハネス、ティー.バン、デル、ハイデン ,  ローランド、ピー.ヤンセン ,  ピトラス、エー.エル.デ、ヨング ,  ピトラス、エー.ジェイ.エム.パルム ,  ビンセント、プロンク
出願人/特許権者： コーニンクレッカ、フィリップス、エレクトロニクス、エヌ、ヴィ
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-553866
公開番号（公開出願番号）：特表2002-508080
出願日： 1999年04月12日
公開日（公表日）： 2002年03月12日
要約：

【要約】本発明は、信号路により相互に接続されている少なくとも1つのアナログ回路と1つのディジタル回路とを有する集積回路に関するものである。回路を、例えば、マクロ試験手法により、別々に試験できるようにするために、信号路には特殊なシーム回路(200)が挿入されている。そのシーム回路(200)は、本質的には、走査可能なフリップフロップ(210)とマルチプレクサ(220)とを有する帰還ループ(214)である。フリップフロップ(210)はマルチプレクサ(220)の第1の入力を供給し、マルチプレクサ(220)の第2の入力はシーム回路(200)の入力(230)を構成する。帰還ループ(214)の出力は、シーム回路(200)の出力を構成する。マルチプレクサ(220)の状態がシーム回路(200)の状態を定め、マルチプレクサ(220)の第1の状態ではシーム回路(200)は、1つの回路から他の回路までの信号路に沿って転送されている信号に対して透過であり、マルチプレクサ(220)の第2の状態ではシーム回路(200)は、以前に帰還ループ(214)にロードされた信号を出力する。

請求項（抜粋）：

少なくとも1つのアナログ回路(108)と、少なくとも1つのディジタル回路(120)と、アナログ回路(108)とディジタル回路(120)との間の少なくとも1つの信号路(112)とを備えている集積回路(100)において、 前記信号路(112)はシーム回路(130)を備え、シーム回路(130)は、走査チェーンの一部であるシーム記憶素子(210)を有する帰還ループ(214)とシームマルチプレクサ(220)とを備え、シーム記憶素子(210)はシームマルチプレクサ(220)の出力と第1の入力との間に結合され、シームマルチプレクサ(220)の第2の入力は、シーム回路(230)の入力に結合されることを特徴とする集積回路(100)。

FI (2件)：

G01R 31/28 V ,  G01R 31/28 G

引用特許：

出願人引用 (3件)

• 特開昭63-075680
  
• 非同期回路の試験方法
  公報種別：公開公報   出願番号：特願平8-338027   出願人：日本電気株式会社
• 特許第3563750号
  

審査官引用 (2件)

• 特開昭63-075680
  
• 非同期回路の試験方法
  公報種別：公開公報   出願番号：特願平8-338027   出願人：日本電気株式会社