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J-GLOBAL ID：201002215810655339   整理番号：10A0402581

TDCディザリングとフィードフォワード補正による分数スパー抑制を用いた3.5GHz広帯域ADPLL

A 3.5GHz Wideband ADPLL with Fractional Spur Suppression Through TDC Dithering and Feedforward Compensation

著者 (6件)： WELTIN-WU Colin (Columbia Univ., NY) ,  WELTIN-WU Colin (Univ. Pavia, Pavia, ITA) ,  TEMPORITI Enrico (STMicroelectronics, Pavia, ITA) ,  BALDI Daniele (STMicroelectronics, Pavia, ITA) ,  CUSMAI Marco (Univ. Pavia, Pavia, ITA) ,  SVELTO Francesco (Univ. Pavia, Pavia, ITA)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2010  ページ： 643-645  発行年： 2010年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 全デジタル位相同期ループ(ADPLL)により具現化する周波数合成のデジタル化方法が,従来のアナログ方法に比べて,10ナノスケールCMOS技術による性能利点(プログラム可能性,雑音余裕度)と集積化(面積削減,容易な移植)により最近の話題になってきた。しかし,サンプリングデータシステムに不可欠な電圧と時間の量子化が,スプリアストーンと帯域内雑音の問題を生じた。低帯域内雑音には高分解能時間/デジタル変換器(TDC)を必要とするが,帯域内スプリアストーンの主原因は,TDCの非線形性である。TDCの非線形性を緩和するための効果的方法が以前提案されたが,最新のアナログ方法にはまだ及ばない。TDC非線形性から生じるスパーを低減するため,擬似ランダム信号によりTDCディザリングする方法を実現した。また,フィードフォワード補正により,帯域内位相雑音に悪影響を与えずに非常に大きなディザリング大きさを可能にし,スプリアスの抑制を増した。この方法は,以前の方法と比べ,複雑性,消費電力と応用可能性を改善した。30kHz周波数分解能をもつ3.5GHzデジタル制御発振器(DCO),6.8ps時間分解能をもつバーニアTDCとデジタルブロックからなる広帯域ADPLLとI/O試験バッファーを集積化したTQFP32パッケージ実装チップ(0.44mm²)を測定した。全分数スパーは-58dBc以下で,基準スパーは-61dBcであった。また,帯域内位相雑音は測定初期では1MHzで-102dBc/Hzであったが,ディザリングと補正により-101dBc/Hzに1dB増した。そのチップの消費電力(試験用I/Oバッファーを除く)は1.2V電源で8.7mWであった。

シソーラス用語： *位相同期ループ ,  *ディザー ,  *フィードフォワード制御 ,  広帯域 ,  *AD変換器 ,  無線伝送 ,  高分解能 ,  *周波数合成 ,  ディジタル方式 ,  *CMOS構造 ,  ナノテクノロジー ,  雑音余裕 ,  スプリアス発射 ,  非線形性 ,  ランダム信号 ,  *雑音低減 ,  位相雑音 ,  消費電力 ,  時間分解能
準シソーラス用語： ADPLL ,  フィードフォワード補正 ,  時間ディジタル変換器

分類 (2件)： AD・DA変換回路  (NC05080M) ,  周波数変換回路  (NC05030J)

タイトルに関連する用語 (7件)： TDC ,  ディザリング ,  フィードフォワード ,  分数 ,  スパー ,  広帯域 ,  ADPLL