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J-GLOBAL ID：201002220339257038   整理番号：10A1321003

プロセス感度低減と歩留まり改善のための回路自動調整技法

Automatic Circuit Adjustment Technique for Process Sensitivity Reduction and Yield Improvement

著者 (4件)： LI Hsiu-Wen (National Central Univ., TWN) ,  FU Ren-Hong (National Central Univ., TWN) ,  LUO Hsin-Yu (National Central Univ., TWN) ,  LIU Chien-Nan Jimmy (National Central Univ., TWN)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 2010 Vol.4  ページ： 2582-2585  発行年： 2010年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディープサブミクロンプロセスでは,プロセス変動に起因するパラメトリックな歩留まり損失が,特に高感度アナログ回路で重要課題となる。設計センタリングは,設計フローで歩留まり問題を検討する際の一般的技法であるが,性能分布の一部分が依然として実現可能領域の範囲外にあり,歩留まりの改善が不可能な場合も生じ得る。本論文では,プロセス変動への感度を低減するために,アナログ回路に対するシミュレーティッドアニーリング(SA)を利用した自動サイズ決定フローを提案した。このサイズ決定フローにより,与えられた公称点を移動せずに,性能分布範囲の小さい一連のデバイスサイズを導出可能であり,その設計の歩留まりがさらに改善できる。SA探索過程の性能を改善するため,ランダム擾乱フローと新しいデバイスサイズの相対感度を評価する式も提案した。OTAの事例により,この手法の有効性を示した。

シソーラス用語： 変動 ,  歩留り ,  自動制御 ,  *アナログ回路 ,  高感度 ,  CAD【計算機】 ,  実現可能性 ,  シミュレーテッドアニーリング ,  感度解析 ,  分布 ,  性能 ,  擾乱 ,  OTA【増幅器】 ,  事例研究
準シソーラス用語： *プロセス変動 ,  *集積回路歩留り ,  設計フロー ,  サイズ分布 ,  探索パフォーマンス

分類 (2件)： CAD,CAM  (JE10000A) ,  混成集積回路  (NC03163K)

タイトルに関連する用語 (5件)： プロセス ,  感度低減 ,  歩留まり ,  自動調整 ,  技法