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J-GLOBAL ID：201002231922175319   整理番号：10A0580292

メディア処理向け再構成可能アーキテクチャでの動画像復号処理の実現

著者 (6件)： 密山幸男 (大阪大 大学院情報科学研究科) ,  高橋一真 (大阪大 大学院情報科学研究科) ,  今井林太郎 (大阪大 大学院情報科学研究科) ,  橋本昌宜 (大阪大 大学院情報科学研究科) ,  尾上孝雄 (大阪大 大学院情報科学研究科) ,  白川功 (兵庫県大 大学院応用情報科学研究科)
資料名： 電子情報通信学会論文誌 A  (IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences (Japan Edition))
巻： J93-A  号： 6  ページ： 397-413  発行年： 2010年06月01日 
JST資料番号： S0621A  ISSN： 0913-5707  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 面積効率の向上を目指したヘテロジニアス構造を有する粗粒度再構成可能アーキテクチャは,アプリケーション分野を特化することで高性能化と小面積化を実現することができる。そこで我々は,対象アプリケーションをメディア処理に特化したヘテロジニアス粗粒度再構成可能アーキテクチャARAMを開発してきた。本論文では,ARAMによって複数の動画像復号処理を実現できることを示すため,MPEG-2デコーダ,MPEG-4デコーダ,H.263デコーダを設計対象として,各処理過程のマッピングについて述べる。更に,動画像復号処理の高性能化要求に対して,ARAMのスケーラビリティと動画像復号処理の画素並列性を用いた性能拡張について述べる。またフィルタバンクのマッピングについて述べ,動画像復号処理以外にも適用できる機能拡張性を示す。(著者抄録)

シソーラス用語： *動画像 ,  *復号化 ,  画素 ,  並列処理 ,  可能性 ,  *計算機アーキテクチャ ,  MPEG ,  フィルタバンク ,  写像
準シソーラス用語： *再構成可能

分類 (1件)： 図形・画像処理一般  (JE04010I)

引用文献 (25件)：

• R. Hartenstein,“A decade of reconfigurable computing: A visionary retrospective,” Proc. Design, Automation and Test in Europe 2001 (DATE2001), pp. 642-649, March 2001.
• Y. Mitsuyama, K. Takahashi, R. Imai, M. Hashimoto, T. Onoye, and I. Shirakawa,“Area-efficient reconfigurable architecture for media processing,” IEICE Trans. Fundamentals, vol. E91-A, no.12, pp. 3651-3662, Dec.2008.
• P. Mulholland, K. Ide, and T. Sato,“C-based hardware design platform for a dynamically reconfigurable processor,” Proc. High Performance Embedded Computing Workshop, Sept.2005.
• W. H. Chen, C. H. Smith, and S. C. Fralick,“A fast computational algorithm for the discrete cosine transform,” IEEE Trans. Commun., vol.COM-25, no.9, pp. 1004-1009, 1977.
• V. Betz and J. Rose,“VPR: A new packing placement and routing tool for FPGA research,” Proc. Field Programmable Logic and Applications (FPL 1997), pp. 213-222, Sept.1997.

タイトルに関連する用語 (4件)： メディア処理 ,  再構成可能アーキテクチャ ,  動画像 ,  復号