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J-GLOBAL ID：201002238635448830   整理番号：10A1039682

低電圧三次元キャパシタの製造容易化設計

Design for Manufacturing of Low-Voltage Three-Dimensional Capacitors

著者 (5件)： NONGAILLARD Matthieu (Inst. National des Sci. Appliquees de Lyon, Villeurbanne, FRA) ,  LALLEMAND Florent (Inst. National des Sci. Appliquees de Lyon, Villeurbanne, FRA) ,  LALLEMAND Florent (IPDiA, Caen, FRA) ,  ALLARD Bruno (Inst. National des Sci. Appliquees de Lyon, Villeurbanne, FRA) ,  ALLARD Bruno (IPDiA, Caen, FRA)
資料名： IEEE Transactions on Device and Materials Reliability  (IEEE Transactions on Device and Materials Reliability)
巻： 10  号： 3  ページ： 396-402  発行年： 2010年09月 
JST資料番号： W1320A  ISSN： 1530-4388  CODEN： ITDMA2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 集積化の努力は主に能動素子に向けられているが,現在受動素子の集積に多くの努力がなされている。受動素子を分離して集積することは,経済的観点から意味あることである。標準のCMOSプロセスとは相いれない特殊なプロセスで密度を高められるかも知れない。受動集積結合基板(PICS)技術は高密度受動素子集積のための専用技術である。PICS技術を使って3Dキャパシタを製作した。キャパシタンスを増加させるには材料と面積を変える手段があるが,面積を変える方が先ずは好ましい。PICS技術はシリコンをBoschプロセスで深い孔をエッチングし,その中に誘電体と電極をデポジットする。PICSキャパシタの密度は25nF/mm²である。検討したパターンの中ではクローバー型が製造的に有利であり,エッチンレート,頑健さ,ボイド無しの充填との間のトレードオフで最も良かった。

シソーラス用語： *コンデンサ ,  回路設計 ,  構造 ,  集積回路 ,  回路部品 ,  半導体プロセス
準シソーラス用語： CMOSプロセス ,  キャパシタ ,  *三次元構造 ,  受動素子 ,  *製造容易化設計

分類 (1件)： LCR部品  (NA05030D)

タイトルに関連する用語 (3件)： 低電圧 ,  キャパシタ ,  製造容易化設計