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J-GLOBAL ID：201002240478003815   整理番号：10A1065697

プレーナ形NMOSFET性能向上のための絶縁性ハロ

Insulating Halos to Boost Planar NMOSFET Performance

著者 (8件)： HSU Wen-Wei (National Taiwan Univ., Taipei, TWN) ,  LAI Chao-Yun (National Taiwan Univ., Taipei, TWN) ,  LIU Chee Wee (National Taiwan Univ., Taipei, TWN) ,  KO Chih-Hsin (Taiwan Semiconductor Manufacturing Co. Ltd., Hsinchu, TWN) ,  KUAN Ta-Ming (Taiwan Semiconductor Manufacturing Co. Ltd., Hsinchu, TWN) ,  WANG Tzu-Juei (Taiwan Semiconductor Manufacturing Co. Ltd., Hsinchu, TWN) ,  LEE Wen-Chin (Taiwan Semiconductor Manufacturing Co. Ltd., Hsinchu, TWN) ,  WANN Clement H. (Taiwan Semiconductor Manufacturing Co. Ltd., Hsinchu, TWN)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 57  号： 10  ページ： 2526-2530  発行年： 2010年10月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： NFET歪み型Si技術を用いて,絶縁性ハロ(IH)による短チャネル制御可能性について調べた。ハロ領域にSiO₂/Si₃N₄絶縁膜を埋め込むことにより,ハロ注入物濃度の増加によるIH技術は,高オン電流(I_on)と良好なサブしきい値振幅で,ドレイン誘起障壁低下(DIBL)漏洩を抑制することを示した。プロセスと素子シミュレーションを用いて,IH挿入により生じたドーパント閉じ込めと浅トレンチ分離(STI)応力阻止の機構について良く把握することができた。IHにより,チャンネル中STI圧縮応力を低減し,高電子移動度向上を得た。素子性能を向上するためには,IHの間隔を最適化する必要がある。シミュレーション設計に基づき,素子性能を最適化した。また,ac素子特性を示した。IH技術は容量を抑制し,NFET用に採用したIHにより,リング発振器の速度を8%増した。素子信頼性を細心に調べた結果,IH挿入により悪影響を受けず,IH素子は基準素子と類似した信頼性を示した。この新規IH技術は,オフ電流(I_off)対I_onプロットにおいて10nA/μmの同一I_offを有するNFETで,最大23%I_onを改善することができた。

シソーラス用語： 誘電体 ,  *半導体プロセス ,  CMOS構造 ,  ケイ素 ,  *MOSFET ,  *短チャネル効果 ,  圧縮応力 ,  電流電圧特性 ,  アイソレーション【IC】
準シソーラス用語： nMOSFET ,  STI ,  歪シリコン

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (5件)： プレーナ ,  nMOSFET ,  性能向上 ,  絶縁性 ,  ハロ