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J-GLOBAL ID：201002242329483297   整理番号：10A0556509

IC設計におけるレイアウト近接効果とモデル化の代替案

Compact Variability Modeling for Nanometer CMOS Technology Layout Proximity Effects and Modeling Alternatives for IC Designs

著者 (2件)： LIN Xi-Wei (Synopsys) ,  MOROZ Victor (Synopsys)
資料名： IEEE Design & Test of Computers  (IEEE Design & Test of Computers)
巻： 27  号： 2  ページ： 18-24  発行年： 2010年03月 
JST資料番号： B0007C  ISSN： 0740-7475  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 主として2つの製造プロセス,波長以下でのリソグラフィーと歪シリコンエンジニアリングによって,近接効果が増大してきた。本稿では,45nmとそれを超えるプロセスでのいろいろな近接効果を再検討し,簡単なモデル化とレイアウトパラメーター抽出(LPE)の進展を議論する。そのあと,モデルに基礎を置く抽出(MBE)アプローチを提案し,それに強調を置いて,下流の設計フローへのモデル化方法の影響を見ていく。今後,ルールが32nm以下へ,波長が193nm以下になっていくと,MBEがLPEの代替案になると考えている。

シソーラス用語： *配置設計 ,  *集積回路 ,  モデリング ,  *近接効果 ,  モデルベース制御 ,  *リソグラフィー ,  *補正
準シソーラス用語： ナノリソグラフィー ,  *モデルベース光近接効果補正

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (5件)： IC設計 ,  レイアウト ,  近接効果 ,  モデル化 ,  代替案