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J-GLOBAL ID：201002242509553447   整理番号：10A0731820

インプラントリソグラフィープロセスのためのウエハトポグラフィー効果を低減するための新方法

A Novel Method to Reduce Wafer Topography Effect for Implant Lithography Process

著者 (6件)： YUAN Lei (GLOBALFOUNDRIES Singapore, Singapore) ,  BAE Sanggil (GLOBALFOUNDRIES Singapore, Singapore) ,  FU Yong Feng (GLOBALFOUNDRIES Singapore, Singapore) ,  CHEN Ao (GLOBALFOUNDRIES Singapore, Singapore) ,  KOH Hui Peng (GLOBALFOUNDRIES Singapore, Singapore) ,  LIN Qun Ying (GLOBALFOUNDRIES Singapore, Singapore)
資料名： Proceedings of SPIE  (Proceedings of SPIE)
巻： 7640  号： Pt.2  ページ： 76403E.1-76403E.8  発行年： 2010年 
JST資料番号： D0943A  ISSN： 0277-786X  CODEN： PSISDG  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： シャロートレンチアイソレーション(STI)とポリゲートを含むインプラントリソグラフィープロセスにおいてウエハのトポグラフィー構造はレジスト形状の深刻な劣化と重大なCD変動をもたらす。この論文では,先ず,ウエハトポグラフィによって誘起される破壊的な基板反射と回折の機構についての解析を述べ,その結果に基づいて,サブ分解能フィーチャを用いることによるウエハトポグラフィー効果の改善を報告した。これらのフィーチャはレジスト層中で破壊的な基板反射と回折を軽減するためのサブ分解能光ブロック(SRLB)を形成する。この方法が有望なことを数値的に確かめた。

シソーラス用語： *フォトリソグラフィー ,  リソグラフィー ,  イオン注入 ,  アイソレーション【IC】 ,  ポリシリコン ,  ゲート【半導体】 ,  *ウエハ【IC】 ,  *トポグラフィー【形態】 ,  均一性 ,  半導体プロセス ,  回路パターン形成 ,  有限差分時間領域法 ,  計算機シミュレーション ,  フォトレジスト
準シソーラス用語： *インプラントリソグラフィー ,  *シャロートレンチアイソレーション ,  CD均一性

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (2件)： ウエハ ,  トポグラフィー