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J-GLOBAL ID：201002246334359460   整理番号：10A0924586

異なる井戸構造を用いた45nm SRAMに関するSEE試験とモデリング結果

SEE test and modeling results on 45nm SRAMs with different well strategies

著者 (3件)： GASIOT Gilles (STMicroelectronics, Crolles, FRA) ,  UZNANSKI Slawosz (STMicroelectronics, Crolles, FRA) ,  ROCHE Philippe (STMicroelectronics, Crolles, FRA)
資料名： Annual Proceedings. IEEE International Reliability Physics Symposium  (Annual Proceedings. IEEE International Reliability Physics Symposium)
巻： 2010 Vol.1  ページ： 407-410  発行年： 2010年 
JST資料番号： A0631A  ISSN： 1541-7026  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 45nmバルクCMOS技術により作製した,3重井戸層有無によるSRAMについて重イオン試験を行った。多重セルアップセット(MCU)について実験結果を分析し,試験用素子をMCU分析のため特殊設計した。その分析範囲を制限するため,この試験試料は,3重井戸層と数密度の井戸タイ(結節部)を使用した異なる井戸構造,2種類のビットセル設計(0.25μm²の高密度と0.299μm²の標準密度)および井戸タイ周波数の設計変動を組み込んだ。井戸タイ周波数を8倍増すことにより,MCU発生とアップセット断面積を減らすことを可能にすることがわかった。さらに,最高井戸タイ密度の場合,軌道でのアップセット率を最大2倍減らすことができた。3重井戸を用いて,最高効率の井戸タイ密度は,その基準密度(面積ペナルテイと比較して最大アップセット率)を2倍にすることができた。また,3次元TCADモデリングから,3重井戸層無しの場合,井戸タイ周波数の増加により,バイポーラ増幅とMCU発生,イオン断面積および軌道でのアップセット率を低減することを可能にすることを示した。

シソーラス用語： *SRAM ,  モデリング ,  *SEU【シングルイベント】 ,  *ソフトエラー ,  *ラッチアップ ,  重イオン ,  電気信号 ,  *誤り訂正符号 ,  量子井戸 ,  CAD【計算機】 ,  CMOS構造
準シソーラス用語： SEE【事象】 ,  MBU ,  TCAD

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 井戸 ,  SRAM ,  SEE ,  試験 ,  モデリング