文献

J-GLOBAL ID：201002246439892287   整理番号：10A0439740

Responsive Multithreaded ProcessorにおけるIPC制御機構の設計と実装

Design and Implementation of IPC Control Mechanism for Responsive Multithreaded Processor

著者 (4件)： 稲垣文二 (慶応大 理工) ,  梅尾寛之 (慶応大 大学院理工学研究科) ,  村田裕介 (慶応大 大学院理工学研究科) ,  山崎信行 (慶応大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 109  号： 474(CPSY2009 81-96)  ページ： 295-302  発行年： 2010年03月19日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文では優先度によりスレッド制御可能なSMTアーキテクチャを有しているResponsive Multithreaded Processor(RMTP)を対象としてIPC(Instruction Per Cycle)制御機構を設計・実装する。IPC制御機構は,PID制御を用いてソフトウェアから入力されたスレッド毎の目標IPCにスレッドのIPCを制御し安定させる。優先度の高いスレッドが目標IPCに達した後は,優先度の低いスレッドに計算資源を割り当てる。この機構により高優先度スレッドにおいて必要以上に割り当てられた計算資源を低優先度スレッドが利用可能となり,低優先度スレッドのIPCを向上することができる。適切な目標値を設定した場合には各スレッドのIPCが安定して実行時間変動がなくなるので,スケジューラビリティが向上する。(著者抄録)

シソーラス用語： *マルチスレッド ,  優先度 ,  フィードバック制御 ,  *命令制御 ,  *計算機アーキテクチャ ,  *実時間処理 ,  資源割付 ,  スループット ,  スケジューリング
準シソーラス用語： PID制御

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  制御方式  (JC02030K)

タイトルに関連する用語 (3件)： IPC ,  設計 ,  実装